系统芯片中的全字锁相环设计.pdfVIP

摘要 摘 要 由于高性能、低成本己成为SoC设计的土要挑战，作为片上时钟发生器锁相环的设计变得非常关键。 然而传统的电荷泵锁相环作为一个数模混合电路，在工艺上与系统芯片中的数字电路存在兼容问题。因 此在SoC系统中设计一款高性能的、与数字电路兼容的全数字锁相环至关重要。 贝体应用要求的基础上，确定了锁相环口核的总体电路结构利各项性能参数，建立了锁相环的系统模型。 然后将各项参数指标分到各个模块上，进行单元电路的设计。由丁数控振荡器影响着锁相环的捕获范同、 功耗以及抖动特性，在设计时采用全定制设计的方法，对其它数字模块的设计则采用Verilog硬件描述语言 短了设计时间。最后，对锁相环进行了仿真测试，并建立了时序、功能和物理模型，最终实现了～个可复 用的锁相环m核。由丁．借鉴了传统的ASlC设计流程，整个电路全部由标准单元实现，冈此这种锁相环与数 字电路完全兼容，且具有很强的移植性，在转T艺时非常方便，大大缩短了上市时间。 O．18urn 本文设计的全数字锁相环采用SMIC 伉RISC处理器提供精确时钟。 关键词：锁相环全数字锁相环数控振荡器 Abstract Abstract Because thedemands andlowcostarenowthemain forSoC ofhighpeffDm∞ce challengesdesign,the on becomescritical．TraditionalPLk designofphese-lockedloops(PLI．a)used∞clock generatorschip very are there PLk circuits。andare when are with such∞charge-pumpmixed-signal problems theyintegrated circl】ib．Soitis to with digital important whichis very design柚all埘gitalphase-lockedloop highperformance and with circuits． compatible digital An IP usedin core theembedded GarfieldVwas in all珂g蹦phase-lockedloop system this chip designed Ollthe of ofPLLIPcoreinGarfieldV．thestructureandthe paper．Basedanalysisappficationrequirements were the modelwasset subcircuits performance defined,and