EDA技术实验指导(09-10).docVIP

实验一 QuartusⅡ文本输入法设计时序逻辑电路 （1）实验目的：熟悉QuartusⅡ的VHDL文本设计过程，学习简单时序电路的设计、仿真和硬件测试。 （2）实验内容： Ⅰ.用VHDL设计一个D触发器，并利用QuartusⅡ进行编辑输入、编译及仿真。 Ⅱ.对Ⅰ进行引脚锁定及硬件下载测试。建议选择实验电路模式5（参考附图F-5），用键1（PIO0,引脚号为1）控制输入信号D；时钟信号CLK接clock0（引脚号为93）；输出信号Q接发光二极管D1（PIO8,引脚号为11）。最后进行编译、下载和硬件测试实验（通过按键1和时钟信号，控制发光二极管的亮灭）。 （3）实验报告： 给出本实验的设计程序、仿真波形报告及其分析说明、硬件测试的结果。 实验二 QuartusⅡ文本输入法设计组合逻辑电路 （1）实验目的：熟悉QuartusⅡ的VHDL文本设计流程全过程，学习简单组合逻辑电路的设计、多层次电路的设计、仿真和硬件测试。 （2）实验内容： Ⅰ.利用QuartusⅡ完成2选1多路选择器的文本编辑输入、编译和仿真测试，给出仿真波形分析说明。 【参考程序】： ENTITY mux21a IS PORT ( a, b, s: IN BIT; y : OUT BIT ); END ENTITY mux21a; ARCHITECTURE one OF mux21a IS BEGIN PROCESS (a,b,s) BEGIN IF s =‘0 THEN y = a ; ELSE y = b ; END IF; END PROCESS; END ARCHITECTURE one ; Ⅱ.将实验Ⅰ中的多路选择器看成是一个元件mux21a，利用元件例化语句实现图2-1，并将此文件放在同一文件夹中。最后进行编译、仿真，给出仿真波形分析说明。 图2-1 双2选1多路选择器 【参考程序】： entity MUXK is port(a1,a2,a3: in bit; s0,s1: in bit; outy: out bit); end entity MUXK; architecture one of MUXK is component mux21a is port(a,b,s: in bit; y: out bit); end component; signal tmp: bit; begin u1: mux21a port map(a=a2, b=a3, s=s0, y=tmp); u2: mux21a port map(a=a1, b=tmp, s=s1, y=outy); end architecture one; Ⅲ.对Ⅱ进行引脚锁定及硬件下载测试。建议选择实验电路模式5（参考附图F-5），用键1（PIO0,引脚号为1）控制s0；用键2（PIO1，引脚号为2）控制s1；a3、a2和a1分别接clock5(引脚号为16)、clock0（引脚号为93）和clock2（引脚号为17）；输出信号outy接扬声器spker（引脚号为129）。通过短路帽选择clock5接1024Hz信号，clock0接256Hz信号， clock2接8Hz信号。最后进行编译、下载和硬件测试实验（通过选择键1、键2、控制s0、s1，可使扬声器输出不同音调）。 （3）实验报告： 实验Ⅰ的仿真波形报告分析说明。 实验Ⅱ的完整程序及程序分析说明。 实验Ⅱ的仿真波形报告分析说明。 实验Ⅲ硬件测试的详细实验说明。 实验三 QuartusⅡ图形输入法设计逻辑电路 （1）实验目的:熟悉使用QuartusII的原理图输入方法设计简单组合逻辑电路,掌握层次化原理图设计的方法。-1 半加器原理图 表3-1 半加器真值表 a b so co 0 0 0 0 0 1 1 0 1 0 1 0 1 1 0 1 图3-2 全加器原理图 （3）实验内容 Ⅰ. 完成半加器的设计，包括原理图输入、编译、仿真，并将此半加器电路设置成一个硬件符号入库。 Ⅱ. 建立一个更高层次的原理图文件，利用以上获得的半加器构成1位全加器，并完成编译、仿真及硬件测试。 建议选择电路模式5（参考附图F-5），键1、键2、键3（PIO0/1/2））.给出实验Ⅰ的仿真波形报告分析。 2.给出实验Ⅱ的仿真波形报告分析。 3.分别给出实验Ⅰ和实验Ⅱ的硬件测试过程说明和结果分析。 实验四 微分电路仿真 微分电路如图4-1所示。运放采用uA741，电源电压Vcc＝15V，Vee＝－15V，电容的初始电压为0V。当输入电压Vsin为正玄信号且其属性为VOFF＝TD＝DF＝0，PHASE＝0，VAMPL＝1V，FREQ＝500Hz