EDA技术第4章1.ppt

第4章 硬件描述语言VHDL编程基础 4.1 概述 4.1.1 硬件描述语言简介-- What is VHDL? VHSIC (Very High Speed Integrated Circuit) Hardware Description Language VHDL is a Design Description Language VHDL is a Design Documentation Language VHDL is a Simulation Language It is an IEEE Standard Language (IEEE1076 1164) 4.1 概述 4.1.2 硬件描述语言特点 支持层次化设计 能多层次描述系统硬件功能 丰富的仿真语句和库函数 语句的行为描述能力和程序结构决定了它具有支持大规模设计的分解和已有设计的再利用功能。 对设计的描述具有相对独立性，与硬件的结构无关 良好的可移植性 良好的可读性 4.2 VHDL程序结构 4.2.1 VHDL基本结构图 4.2.1 VHDL基本结构图 4.2.1 VHDL基本结构图 Library是用于存放预先编译好的Package（程序包）。 Package （程序包）中定义了基本的常数，数据类型，元件 及子程序等。 作用：声明在实体和结构体定义中将用到的数据类型、元件 或子程序等。 声明格式： Library 库名； Use 库名. PACKAGE名.All； 4.2.1 VHDL基本结构图 （2）ENTITY定义区 标识符的定义原则： （1）标识符由字母、数字和下划线组成，a7_； （2）在标识符不区分大小写，ab和AB是一样的； （3）第一个字符必须是字母，即a666； （4）不允许有两个连续的下划线，a__b错误； （5）末尾不能是下划线，mname_错误； （6）标识符不能和关键字相同,如Entity,is等。 （2）ENTITY定义区 端口模式（MODE）有以下几种类型： IN ；OUT；INOUT ；BUFFER 端口模式可用下图说明：（黑框代表一个设计或模块） IN OUT BUFFER INOUT （3）ARCHITECTURE定义区 定义了实体的实现。即电路的具体描述，说明电路执行什么动作 或实现功能。 定义格式： Architecture 结构体名 of 实体名 is [ 声明语句；(内部信号、变量、常数，元件，子程序声明)] Begin 并行描述语句； End 结构体名； （4）CONFIGURATION定义区 （4）CONFIGURATION定义区 定义格式： Configuration 配置名 of 实体名 is for 选用的结构体名 end for； end configuration 配置名 ； 二输入与门电路设计范例： 二输入与门电路设计范例： Library std; Use std.standard.all; Entity and2 is Port( a : in bit; b : in bit; c : out bit); End and2; --实体定义结束。 二输入与门电路设计范例： Architecture Na of and2 is Begin c =’0’ when a=’0’ and b = ‘0’ else ’0’ when a=’1’ and b = ‘0’ else ’0’ when a=’0’ and b = ‘1’ else ‘1’; 符号=为信号直接赋值符。 End Na; --结构体Na Architecture Nb of and2 is Begin c = a and b; --and 为逻辑与操作 End Nb; --结构体Nb 二输入与门电路设计范例： Configuration s1 of and2 is for na end for; end configuration s1; --结构体配置结束。 4.2.2 实体说明 1.功能：描述设计模块的输入/输出信号或引脚，并给出设计模块与外界的接口。 4.2.2 实体说明 1.类属表 用来确定设计实体中定义的局部常数，用以将信息参数传递到实体，用类属表指明器件的一些特征。最常用的是上升沿和下降沿之类的延迟时间