一种串行结构2_1_7卷积码维特比译码器FPGA实现.pdfVIP

·54 · 遥 测 遥 控 2009 年 5 月 第 30 卷第 3 期 遥 测 遥 控 Vol.30 ，№.3 2009 年 5 月 Journal of Telemetry ，Tracking and Command May 2009 一种串行结构的 2 ，1，7 卷积码维特比 译码器的 FPGA 实现 黄华柱， 刘荣科， 王闰昕 （北京航空航天大学电子信息工程学院 北京 100083 ） 摘 要：卷积码在通信系统中得到了极为广泛的应用，其中约束长度 K=7 ，码率为 1/2 的卷积码己经成为商业卫星 通信系统中的标准编码方法。但是，目前的维特比译码器消耗的资源过多，制约了它的应用，因此迫切需要实现资源消 2 1 7 / / 耗少的维特比译码器。文中提出一种（ ， ， ）卷积码维特比译码器的实现方案，该译码器采用串行结构的加比选模 / / 块，将加 比选模块、最小路径判决和度量存储作为一个整体来设计，并采用两个存储器存储路径度量值，进行乒乓操 作。这样设计的好处是一方面提高了速度，另一方面节省了资源。该译码器还对传统的回溯模块进行改良，与已有的串 行结构的译码器相比，在速度相同的前提下，消耗的资源节省了80%。 关键词：卷积码； 维特比译码器； FPGA ； 串行 中图分类号：TN914.3 文献标识码：A 文章编号：CN11-1780(2009)03-0054-05 引 言 在现代通信系统中，前向纠错编码（FEC ）得到了广泛的应用[1~6] 。其中，卷积编码是应用最广泛 的一种。卷积码在编码过程中充分利用了各码元之间的相关性，而且它的信息元和校验元的长度也比 分组码小很多，在与分组码同样的码率 R 和设备复杂度下，卷积码可以获得与分组码相当、甚至更好 [1,2,6] [1] 的纠错性能 。与分组码相比，卷积码更易于实现最佳译码和准最佳译码 。 卷积码的译码方法一般有：序列译码和维特比译码。维特比译码与序列译码相比具有译码效率 高、速度快等优点。它的纠错能力很强，具有一定的克服突发错误的能力，译码延时是可预测的，其 复杂度也固定，比较适合硬件实现，特别适用于实时应用系统[1] 。它是一种最大似然译码，也是一种最 佳的概率译码，所以无论在理论上还是在实践上都得到了极其迅速的发展，并广泛地应用于各种数字 系统中。 维特比译码器的硬件实现有三种结构，分别是：串行结构、并行结构和部分并行结构。并行结构 实现的维特比译码器具有速度快的优点，但是需要消耗大量的资源。而串行的硬件结构实现的译码器 需要的资源比前者少，但是速度与前者相比比较慢。部分并行结构的译码器是在速度和资源之间进行 折中。 在有的应用中，要求的速度不是很高，采用串行结构就能满足要求，例如 CCSDS，因此关键就是 减少资源消耗。本文所设计的维特比译码器针对满足 CCSDS 标准的国际上卫星通信和其它通信系统中 2 1 7 G= 171 133 / / 常用的（ ， ， ）卷积码，其生成多项式为 （ ， ） 。该译码器采用串行结构，将加 比 选 8 ACS ）模块和路径度量值存储模块综合考虑，并将累积度量值和分支值组合在一起，存储到 RAM （ 中。这样在计算的时候能同时取出需要的两个量，提高了速度。由于 ACS 模块需要计算累积度量值， 所以把累积度量值的溢出处理放到这个模块中一起处理，使整个译码器结构更简单，效率更高。 收稿日期：2008-12-14 收修改稿日期：2009-0