微机原理与接口技术 南京信息工程大学第2章-8086微处理器讲解.ppt

2.1 8086 CPU结构 2.1 8086 CPU结构 指令系统功能齐全，各类指令133条 多种寻址方式，适用于高级语言中的数组和记录等数据结构形式 16位数据总线与地址总线复用。 20位地址线，存储器可寻址1MB范围 16位I/O端口线，可寻址64K端口地址。 2.1 8086 CPU结构 具有较强的中断处理能力(软中断、非屏蔽和可屏蔽三类) 具有管理和响应DMA操作的能力 可以实现多处理器协调和管理总线的能力。 8086 CPU内部结构 总线接口部件BIU（Bus Interface Unit） 总线接口部件BIU（Bus Interface Unit） 指令执行部件EU（Execution Unit） 指令执行部件EU（Execution Unit） 取指令和执行指令重叠进行 2.1 8086 CPU结构 8086 CPU寄存器组 通用寄存器 通用寄存器 通用寄存器的特殊用途和隐含性质 通用寄存器的特殊用途和隐含性质 通用寄存器的特殊用途和隐含性质 指令指针 标志寄存器FR 标志寄存器FR 标志寄存器FR 标志寄存器FR 标志寄存器FR 标志寄存器FR 标志寄存器FR 标志寄存器FR 标志寄存器FR 课堂练习 课堂练习 标志寄存器FR 段寄存器 8086存储器组织 8086存储器组织 段式地址管理 段式地址管理 段寄存器使用约定 “段基址”由段寄存器CS、DS、SS和ES提供。 “偏移量”由BX、BP、IP、SP、SI、DI提供。 段式地址管理 段式地址管理 除非专门指定，一般情况下，段在存储器中的分配是由操作系统负责的。 段的划分：定长，可连续、可离散、可覆盖、可重叠。 每个存储单元有唯一的物理地址，但它却可由不同的“段基址”和“偏移量”组成,即逻辑地址不同。 课堂练习 小尾端：低地址，低字节；高地址，高字节 8086的访存特性(1) 8086存储器的分体结构 8086系统中，存储器是分体结构，1M字节的存储空间分成两个512K字节的存储体。 一个是偶数地址存储体，一个是奇数地址存储体，两个存储体采用字节交叉编址方式。 8086存储器的分体结构 8086存储器的分体结构 8086存储器的分体结构 8086的访存特性(2) 数据交换：按16位进行，从偶地址开始读写 8086的访存特性(2) 数据交换：按16位进行，从偶地址开始读写 8086的访存特性(2) 8086的访存特性(2) 8088 存储器系统 堆栈段的使用 堆栈段的使用 堆栈段的使用 8086的工作模式 8086的工作模式 8086引脚信号 共40条 地址/数据：16条 地址/状态：4条 控制：16条 其他：Vcc，GND×2，CLK 公共引脚，最小模式引脚 / 最大模式引脚 功能、信号流向、工作电平、驱动能力 8086 CPU在最小模式中引脚定义 8086 CPU在最小模式中引脚定义 8086 CPU在最小模式中引脚定义 8086 CPU在最小模式中引脚定义 8086 CPU在最小模式中引脚定义 8086 CPU在最小模式中引脚定义 8086 CPU在最小模式中引脚定义 8086 CPU在最小模式中引脚定义 8086 CPU在最小模式中引脚定义 8086 CPU在最小模式中引脚定义 8086 CPU在最小模式中引脚定义 8086 CPU在最小模式中引脚定义 8086 CPU在最小模式中引脚定义 8086 CPU在最小模式中引脚定义 8086 CPU在最小模式中引脚定义 8086 CPU在最小模式中引脚定义 8086 CPU在最小模式中引脚定义 最大模式引脚信号 当8086CPU工作在最大模式系统时，有8个管脚重新定义 。 S2,S1,S0 RQ/GT0,RQ/GT1 QS1,QS0 LOCK 最大模式引脚信号（续） S2,S1,S0 ：Bus Cycle Status 总线周期状态信号，输出。 这三个信号的组合表示当前总线周期的类型。 在最大模式下，由这三个信号输入给总线控制器8288，用来产生存储器、I/O的读写等相关控制信号。 最大模式引脚信号（续） RQ/GT0，RQ/GT1 (Request／Grant) 总线请求／同意信号。双向，低电平有效。 当该信号为输入时，表示其它主控者向CPU请求使用总线。 当为输出时，表示CPU对总线请求的响应信号。 两条线可同时与两个主控者相连，但RQ/GT0优先级高于RQ/GT1。 最大模式引脚信号（续） LOCK：总线封锁（优先权锁定） 三态输出，低电平有效。 LOCK有效时表示CPU不允许其它总线主控者占用总线。 这个信号由软件设置。 当在指令前加上LOCK前缀时，则在执行这条指令期间LOCK保持有效，即在此指令执行期间，CPU封锁其它主控者使用总线。 在保持响应期间，LOCK为高阻态。 最