一个计数器从设计到仿真.pdf

一个计数器的从设计到仿真 ChongyangLee 概述 本文介绍了一个使用 VHDL 描述计数器的设计、综合、仿真的全过程，作为我这一段 时间自学 FPGA/CPLD 的总结，如果有什么不正确的地方，敬请各位不幸看到这篇文章的 大侠们指正，在此表示感谢。当然，这是一个非常简单的时序逻辑电路实例，主要是详细 描述了一些软件的使用方法。文章中涉及的软件有 Synplicity 公司出品的 Synplify Pro 7.7.1； Altera 公司出品的 Quartus II 4.2 ；Mentor Graphics 公司出品的 ModelSim SE 6.0 。 版本更新说明 Rev 0.781： 2005 年1月 28 日，更新了后仿真部分。 Rev 0.780： 2005 年1月 27 日，初步完成了后仿真。 Rev 0.745： 2005 年1月 26 日，初步完成了综合后仿真。 Rev 0.740： 2005 年1月 25 日，完成了代码综合部分。 Rev 0.731： 2005 年 1月 22 日，更改了昨天的错误，错误在于忘了写一个 not。 Rev 0.730： 2005 年1月 21 日，完成了自动验证版本的一个有错误的版本。 Rev 0.720： 2005 年1月 20 日，完成了对前面的代码进行代码覆盖率统计。 Rev 0.713： 2005 年1月 19 日，完成了功能仿真的第一个不读取 vector file 的仿真版本。 Rev 0.712： 2005年 1月18 日，完成了功能仿真的第一个完全仿真版本，但我发现拙作有点远离了我 的写作初衷。只想介绍一下软件的一般使用方法，却有大量篇幅的代码，不知该作如何处理，郁闷 ing。 Rev 0.710： 2005 年1月 17 日，初步完成了功能仿真的第一个可用版本。 Rev 0.702： 2005 年1月 17 日，更改了部分不正确的地方。 Rev 0.701 ： 2005 年 1 月 11 日，完成了使用Synplify 进行代码编写及编译部分。 Rev 0.700 ： 2005 年 1 月 10 日，原来在网上我的开始BlogChina 里写的，没有写完。 声明 文章随时可能更新。 如果您发现有不妥之处，请到跟我说一声，或者E-Mail 致chongyanglee@谢谢。 致谢 特别的感谢始终送给我的爱人。 1 设计要求及分析 1.1 异步清零 在 Process的敏感信号列表里面，除了时钟信号外，还应该有复位信号，才能满足设计要求（如果 要求使用同步清零，则敏感信号列表里不应该有复位信号）；另外，使用 if 语句来描述复位（清零）条 件，然后在 ElsIf 段描述时钟信号的边沿条件和时钟信号的 Event 属性（如果要求同步清零，则清零的 if 语句包含在时钟信号边沿描述的 if 语句内）。 1.2 计数可逆 计数方式可加，可减。我们的设计中应该有一个控制信号，来控制计数器的计数动作是加 1 还是减 1。 1.3 计数使能 输入端有一个计数使能信号，当计数使能为假时，停止计数。输出端输出原来的（上一个）值，需 要实现一个 Latch，使用不完整的顺序 if 语句或者并行的 when else 即可。 1.4 同步置数 如果置数功能为真，则计数器的计数值从置入的值开始进行计数。这要求有两个输入信号：置数使 能信号和数据输入信号。因为是同步置数，所以置数的 if语句包含在时钟信号描述的 if 语句内。 1.5 BCD 计数 每一个 BCD码需要 4bit，简单起见，我们仅设计 BCD 码的个位数。 1.6 除 10 分频输出 显然，我们使用加法和减法实现分频输出。使用 BCD 码字个位中的第三位作为分频输出即可。 综合上面的分析，我们可以得出所要设计电路的输入信号有：时钟信号 clk；异步清零信号 rst； 计数方式控制信号 dir；计数使能信号 ena；置数使能信号 load；置数输入 data_in。输出信号有：计 数输出 cnt；分频输出 cout。 全部流程 这个设计要求非常简单，我采用下面的流程来进行实现：