Ch05_算术逻辑单元的设计解读.pptVIP

第5章 算術邏輯單元的設計 5.1 導論 5.2 加法器與減法器 5.3 算術電路的設計 5.4 邏輯電路的設計 5.5 算術邏輯單元的設計 5.1 導論 圖5.1 簡單計算機系統的方塊圖 5.2 加法器與減法器 5.2.1 二位元加法器的設計 5.2.2 四位元加法器的設計 5.2.3 四位元加減法器的設計 5.2.4 積體電路實作 5.2.1 二位元加法器的設計 完成多位元加法器設計 串聯四個1位元加法器完成4位元加法器 使用前看進位完成4位元加法器 使用二補數完成4位元加減法器 使用兩個MSI 4位元加法器完成個8位元加法器 二位元加法器的表示方式(續) 圖5.2 二位元加法器的加法表 二位元加法器的表示方式(續) 圖5.3 二位元加法的表示方式 串聯1位元加法器的2位元加法器設計 以下列順序得到最右邊一行和S0與進位輸出C1 (1) S0：輸入“A0,B0,C0”等於1的數目是奇數 (2) C1：兩個或更多輸入(A0,B0.C0)等於1 串聯1位元加法器的2位元加法器設計(續) 以下列順序得到第二行和S1與進位輸出C2 (1) S1：輸入“A1,B1,C1”等於1的數目是奇數 C2：兩個或更多輸入(A1,B1,C1)等於1 第三行的和 S2=C2 串聯1位元加法器的2位元加法器設計(續) 圖5.4 二位元漣波進位加法器的方塊圖 圖5.5 二位元漣波進位加法器的邏輯電路圖 直接加法器 直接相加計算輸出 由5個輸入直接計算輸出(S2,S1,S0) 兩個2位元輸入 A1A0 , B1B0 一個進位輸入C0 不使用串接方式設計二位元加法器 表5.1 二位元加法的真值表 直接加法器(續) 輸出函數S2，S1，S0為 直接加法器(續) 輸出函數S2，S1，S0為 5.2.3 四位元加法器的設計 設計四位元加法器的方法 4位元兩層次的直接加法器(沒有串接) 串聯兩個2位元的直接加法器 串聯四個1位元的加法器 使用前看進位加法器 四位元漣波進位加法器 兩個4位元數A(A3A2A1A0)，B(B3B2B1B0)與一個進位輸入C0相加 圖5.7 四位元加法的表示方式 四位元漣波進位加法器(續) 圖5.8 四位元漣波進位加法器 每一行的和Si與進位輸出Ci+1都有相同形式 四位元前看進位加法器 漣波進位加法器 最後一級的加法運算有相當長的傳遞延遲時間 總延遲時間等於各級全加器延遲時間的總和 前看產生器 使用前看進位(Look-ahead carry)電路 直接產生各級所需的進位輸入 提高加法運算的速度 5.2.3 四位元加減法器的設計 修正加法器完成加減法器設計 使用2的補數系統代表負數與執行減法 相減運算 A–B 變成相加運算 A+(–B) 2的補數性質 (1) 最高位元表示符號，0代表正，1代表負 (2) 正數以有符號的數量形式表示 (3) 負數以正數的2補數形式表示 (4) 任何一數取兩次2的補數後，會與原來的值相同 四位元加減法器的設計(續) 表5.2 控制電路的真值表 四位元加減法器的設計(續) 圖5.10 四位元 加減法器 5.2.4 積體電路實作 4位元並行加法器有7483與74283 7483（MSI） 每一級的進位輸出串接到下一級的進位輸入 串接後的加法器也稱為漣波進位加法器 7483A使用前看進位加法 74283除了接腳8與16分別接地與Vcc外，其餘都與7483相同 積體電路實作(續) 圖5.11 串聯兩個7483形成一個八位元加法器 5.3 算術電路的設計 以加法器為基本元件 附加控制加法器資料輸入的控制電路可完成不同算術運算的電路設計 設計能完成一組指定函數的算術電路 真/補/零/一函數的設計 圖5.12 控制加法器的一組輸入所得到的運算 真/補/零/一函數的設計(續) 圖5.12 控制加法器的一組輸入所得到的運算 真/補/零/一函數的設計(續) 表5.3 真/補/零/一的函數表 表5.4 真/補/零/一函數的真值表 真/補/零/一函數的設計(續) 圖5.13 真/補/零/一函數的邏輯電路 算術電路的完成 組合TC01函數與二進位加法器 配合進位輸入Cin的改變，可執行八種算術運算 ”+”表示加法，0s與1s代表位元全為0或1 每一級布林函數為 表8.5 算術電路的功能表 加法器上組合AND與XOR閘完成算術電路 完成算術電路設計(續) 圖5.16 算術電路的方塊圖 5.4 邏輯電路的設計 將每個位元看成一個二進位變數 然後分別運算而得