第7章约束与时延分析祥解.ppt

时钟抖动与时钟偏斜的概念不一样。 时钟抖动有很多种情况 周期抖动 频率抖动 相位抖动 在时序约束中，我们主要考虑的是周期抖动。 所谓的周期抖动是指实际的时钟周期与理想中的时钟之间的偏差。 图 6–14 时钟偏斜示意图 6.4 时序约束的本质 时序约束的本质就是要使建立时间和保持时间满足设计的要求 当设计同步电路的时候，要使电路正常工作则需要保证时钟周期要不小于数据的路径延时。 异步电路的基本设计，它有许多种情况 如同频异相、同相异频、既不同相也不同频等等。 总体的原则还是需要确保建立时间和保持时间满足设计的要求。 如果频率不同，相位差恒定的话，可以采用下面的公式来设计时钟约束 如果既不同频也不同相，则需要从电路设计的角度去考虑其稳定性。 图 6–15 时序约束示意图 图 6–16 异步时序逻辑示意图 6.5 静态时延分析 静态时延分析是CPLD/FPGA设计中的一个很重要的时序分析手段 在设计中主要有三个阶段需要涉及静态时延分析： 逻辑综合阶段——需要检查综合的时序质量 在布局后——需要检查布局对信号时序的影响 在布线后——需要整体考虑信号的质量，包括逻辑时延和布线延时。 静态时延设计特别适合于经典的同步设计和流水线结构， 静态时延设计不仅速度很快，而且不需要Testbench，最重要的是能够完全测试每一条路径外。 静态时延分析工具在处理锁存器、异步电路和组合反馈逻辑的时候存