Verilog同步计数器.docVIP

西 安 邮 电 學 院 基于Verilog的HDL设计基础 实验报告 系部名称 ： 通信与信息工程学院 学生姓名 ： 专业名称 ： 通信工程 班 级 ： 学号 ： 时间 ： 2010年12月11日 实验题目 同步计数器 一、实验内容 对使用JK主从触发器来设计的同步计数器的设计与验证；再对其进行综合生成网表文件；然后进行后仿真。 二、技术规范 输入引脚：j,k,clock,clear ；输出引脚：Q，Qbar。 技术规范: 前面是JK主从触发器，后边是基本触发器，JK主从触发器在clear和clock控制下变化，而输出Q跟随主触发器的变化而变化。 三、实验步骤 1、在modulesim软件中进行JK主从触发器来设计的同步计数器的设计与验证，直到运行结果全部正确； 2、在Quartus软件中对刚刚完成的计数器进行综合，生成网表文件； 3、在modulesim软件中对计数器进行进行后仿真。 四、源代码 1： 设计模块： module counter(j,k,clock,clear,q,qbar); output [3:0] q,qbar; input clock,clear; input j,k; wire a,b,y,ybar,c,cbar,d; assign cbar = ~clock; assign a = ~(j clear clock qbar), b = ~(k clock q), y = ~(a ybar), ybar = ~(clear b y), c = ~(y cbar), c = ~(ybar cbar); assign q = ~(c qbar), qbar = ~(d clear q); endmodule 2：激励模块 module simulate; reg clock,clear; reg j,k; wire[3:0] q,qbar; initial $monitor ($time,Clear=%b,j=%b,k=%b,q=%b\n,clear,j,k,q); counter co(j,k,clock,clear,q,qbar); initial begin clear=1b1; j= 1b1; k= 1b1; #30 clear=1b0; j= 1b0; k= 1b1; #40 clear=1b1; j= 1b1; k= 1b0; #50 clear=1b0; j= 1b0; k= 1b0; end initial begin clock=1b0; forever #10 clock=~clock; end initial begin #500 $finish; end endmodule 五、仿真结果及分析 五、调试情况，设计技巧及体会 1、程序调试： 程序一开始设计完毕时出现错误，检查到小问题修改后，运行成功。之后进行前仿真和形成网表。最后进行在modulesim软件中对计数器进行进行后仿真 2、后仿真： 后防真时要注意文件的扩展名及储存路径。尽量保持存储文件名一致。 3、综合： 在进行综合生成网表前一定要熟悉掌握每一个选项和步骤。不会的查书看后最终完成了。 /* (C) OOMusou 2008 Filename : clock.v Compiler : Quartus II 7.2 SP3 + ModelSim-Altera 6.1g Description : Demo how to write clock counter Release : 07/28/2008 1.0 */ module clock ( input clk, input en, input clr, input