verilog书写规范.docVIP

1. 目的 本规范的目的是提高书写代码的可读性、可修改性、可重用性，优化代码综合和仿真的结 果，指导设计工程师使用VerilogHDL规范代码和优化电路，规范化可编程技术部的FPGA 设计输入，从而做到：①逻辑功能正确，②可快速仿真，③综合结果最优（如果是hardware model)，④可读性较好。 2. 范围 本规范涉及Verilog HDL编码风格，编码中应注意的问题，Testbench的编码等。 本规范适用于Verilog model 的任何一级（RTL ，behavioral, gate_level)，也适用于出于仿真、综合或二者结合的目的而设计的模块。 3. 定义 Verilog HDL ： Verilog 硬件描述语言 FSM： 有限状态机 伪路径： 静态时序分析（STA ）认为是时序失败，而设计者认为是正确的路径。 4. 规范内容 4.1. Verilog 编码风格 本章节中提到的Verilog编码规则和建议适应于 Verilog model的任何一级（RTL ，behavioral, gate_level)，也适用于出于仿真，综合或二者结合的目的而设计的模块。 4.1.1.命名的习惯 选择有意义的信号和变量名，对设计是十分重要的。命名包含信号或变量诸如出处、有效状态等基本含义，下面给出一些命名的规则。 用有意义而有效的名字 有效的命名有时并不是要求将功能描述出来，如 For ( I = 0; I 1024; I = I + 1 ) Mem[I] = 32’ b0; For 语句中的循环指针I 就没必要用loop_index 作为指针名。 用连贯的缩写 长的名字对书写和记忆会带来不便，甚至带来错误。采用缩写时应注意同一信号在模块中的一致性。缩写的例子如下： Addr : address Ptr : pointer Clk : clock reset 用最右边的字符下划线表示低电平有效，高电平有效的信号不得以下划线表示，短暂的引擎信号建议采用高有效。 如： Rst_，Trdy_, Irdy_， Idsel. 大小写原则 名字一般首字符大写，其余小写（但parameter, integer 定义的数值名可全部用大写），两个词之间要用下划线连接。 如： Packet_addr,Data_in,Mem_wr Mem_ce_ 全局信号名字中应包含信号来源的一些信息。 如：D_addr[7:2] ，这里的“D”指明了地址是解码模块(Decoder module)中的地址。 同一信号在不同层次应保持一致性。 自己定义的常数、类型等用大写标识 如：parameter CYCLE=100； 避免使用保留字 如：in ，out，x，z等不能够做为变量、端口或模块名 添加有意义的后缀，使信号名更加明确，常用的后缀如下： 寄存后的信号 _reg 芯片的双向信号 -xbio 芯片的三态输出 _xz 芯片的漏极开路输出 _xod 芯片原始输出信号 _xo 芯片原始输入信号 _xi 下降沿有效的寄存器 _f 连到三态输出的信号 _z 寄存前的信号 _next 时钟信号 _Clk 意义 后缀 一个module 一个文件，且文件名能与module 名对应起来 4.1.2.Modules 顶层模块应只是内部模块间的互连。 Verilog设计一般都是层次型的设计，也就是在设计中会出现一个或多个模块，模块间的调用在所难免。可把设计比喻成树，被调用的模块就是树叶，没被调用的模块就是树根，那么在这个树根模块中，除了内部的互连和模块的调用外，尽量避免再做逻辑，如不能再出现对reg变量赋值等。这样做的目的是为了更有效的综合，因为在顶层模块中出现中间逻辑，Synopsys 的design compiler 就不能把子模块中的逻辑综合到最优。 每一个模块应在开始处注明文件名、功能描述、引用模块、设计者、设计时间及版权信息等。代 码中的所有说明、注释必须均为英文。需要特别说明的是，必须对Revision History 要格外重视，必 须将每次版本修改的信息按照时间一一详加叙述，以保持版本的可读性与继承性。 如： /* ＝＝＝＝＝＝＝＝＝＝＝＝＝＝＝＝＝＝＝＝＝＝＝＝ *\ Filename ﹕ RX_MUX.v Author ﹕ Description ﹕ Called by ﹕Top module Revision History ﹕99-08-01 Revision 1.0 Email ﹕ M@ Company ﹕ Huawei Technology .Inc Copyright(c) 1999, Huawei Technology Inc, All