基于VHDL语言的数字秒表的实现.docVIP

1 设计方案 1. 1 ?? 系统功能要求 ( 1) 具有时钟秒表系统功能要求显示功能, 用6个数码管分别显示时、分、秒; 计时范围为:00: 00： 00~ 23: 59：59。 ( 2) 计时精度是1s; ( 3) 具有启/ 停开关, 复位开关, 可以在任何情况下使用。 1. 2 ?? 总体框图 根据系统设计要求, 系统的底层设计主要由六十进制计数器模块、二十四进制计数器模块、分频模块、LED显示模块组成。系统顶层设计图如图所示： 图中左边为三个输入信号en，clk，reset;分为启/ 停开关，时钟信号和复位开关。 中间是从上倒下时count24，count60，count60，fenpinqi; 右边是clock1和输出信号wei[3..0], led[6.0]。 2 ?? 模块功能设计 由六十进制计数器模块、二十四进制计数器模块、分频模块执行计时功能, 输入信号是256 Hz，通过分频后为1hz，时钟信号是1 Hz 作为秒表的秒输入, 秒为60 进制计数器, 分也为60 进制计数器, 小时采用二十四进制计数器, 各级进位作为高位的使能控制。 2. 1 六十进制计数器模块 该模块部分VHDL 源程序如下: LIBRARY ieee; USE ieee.std_logic_1164.ALL; USE ieee.std_logic_unsigned.ALL; ENTITY count60 IS PORT( en,Reset,clk: in STD_LOGIC; qa: out STD_LOGIC_VECTOR(3 DOWNTO 0); qb: out STD_LOGIC_VECTOR(3 DOWNTO 0); rco: OUT STD_LOGIC); END count60; ARCHITECTURE a OF count60 IS BEGIN process(clk) variable tma: STD_LOGIC_VECTOR(3 DOWNTO 0); variable tmb: STD_LOGIC_VECTOR(3 DOWNTO 0); begin If Reset =0then tma:=0000; tmb:=0000; elsif clkevent and clk=1 then if en=1 then rco=tmb(2)and tmb(0)and tma(3)and tma(0); if tma=1001 then tma:=0000; if tmb=0101 then tmb:=0000; else tmb:=tmb+1; end if; else tma:=tma+1; end if; end if; end if; qa=tma;qb=tmb; end process; END a; 2. 2 二十四进制计数器模块 该模块部分VHDL 源程序如下: LIBRARY ieee; USE ieee.std_logic_1164.ALL; USE ieee.std_logic_unsigned.ALL; ENTITY count24 IS PORT( en,Reset,clk: in STD_LOGIC; qa: out STD_LOGIC_VECTOR(3 DOWNTO 0); qb: out STD_LOGIC_VECTOR(3 DOWNTO 0)); END count24; ARCHITECTURE a1 OF count24 IS BEGIN process(clk) variable tma: STD_LOGIC_VECTOR(3 DOWNTO 0); variable tmb: STD_LOGIC_VECTOR(3 DOWNTO 0); begin If Reset = 0then tma:=0000; tmb:=0000; else if clkevent and clk=1 then if en=1 then if tma=1001 then tma:=0000;tmb:=tmb+1; elsif tmb=0010 and tma=0011 then