一种基于CMOS工艺新型结构ESD保护电路.pdfVIP

第 卷 第 期 半 导 体 学 报 ２９ ９ 犞狅犾．２９ 犖狅．９ 　 　 　 　 　 　 年 月 ， ２００８ ９ 犑犗犝犚犖犃犔犗犉犛犈犕犐犆犗犖犇犝犆犜犗犚犛 犛犲．２００８ 狆 一种基于犆犕犗犛工艺的新型结构犈犛犇保护电路  张 冰 柴常春 杨银堂 　 　 　 （西安电子科技大学微电子学院 宽禁带半导体材料与器件教育部重点实验室，西安　７１００７１） 摘要：根据全芯片静电放电（ ）损伤防护理论，设计了一种新型结构保护电路，采用 标准 阱工艺进行了 犈犛犇 ０６犿 犆犕犗犛狆 μ 新型保护电路的多项目晶圆（ ）投片验证 通过对同一 中的新型结构 保护电路和具有同样宽长比的传统栅 犕犘犠 ． 犕犘犠 犈犛犇 极接地 （ ）保护电路的传输线脉冲测试，结果表明在不增加额外工艺步骤的前提下，本文设计的新型结构 犕犗犛犌犌狀犕犗犛 保护电路芯片面积减少了约 ，静态电流更低，而抗 电压提高了近 该保护电路通过了 的人体模型 犈犛犇 ２２％ 犈犛犇 ３２％． ５犽犞 测试． 关键词：静电放电；保护电路；传输线脉冲；人体模型 ： ； ； 犈犈犃犆犆 ０１７０犖 ２５７０犃 ２５７０犇 中图分类号： 文献标识码： 文章编号： （ ） 犜犖４０６ 犃 ０２５３４１７７２００８０９１８０８０５ 　　　 　　　 管脚之间也可能遭受犈犛犇放电，因此在 犞犇犇的犘犃犇与 １ 引言 　 的 旁也要设计 保护电路 通常在设计 犞犛犛 犘犃犇 犈犛犇 ． 随着 犆犕犗犛犐犆栅氧厚度和特征尺寸的不断减小， 犈犛犇保护电路时除要达到所需的防护能力外，要求保护 导致了 器件对于高压和大电流承受能力的不断下 电路在 正常工作和进行各种操作时对电路内部功能 犕犗犛 犐犆 降，而静电放电（ ， ）对 （性能）的影响要尽可能小，也应尽力降低 保护电 犲犾犲犮狋狉狅狊狋犪狋犻犮犱犻狊犮犺犪狉犲犈犛犇 犆犕犗犛 犈犛犇