高速SRAM 编译器设计.pdfVIP

高速 SRAM 编译器的设计 陈质冉，张晓林 （北京航空航天大学 电子信息工程学院，北京 100083） chenzhiran1980@ 摘要：本文给出了基于嵌入式的高速 SRAM 编译器的一种设计，采用TSMC 0.25um 工艺。该 SRAM 编译器主要包括Compiler和SRAM 物理库两部分。它根据用户输入的性能参数，调用 SRAM物理库中的各种数据，按照预定的拼接方法，可自动生成版图、网表、Verilog模型。 其编译器用Cadence的Skill语言编写。 关键词：SRAM 高速 编译器 Skill A Design of High Speed SRAM Compiler Chen Zhi-ran, Zhang Xiao-lin (EIE, Beihang University，Beijing 100083) Abstract: An embedded high speed SRAM compiler in TSMC 0.25um process is discussed. The SRAM compiler is composed of a compiler and SRAM physical library. After you input some performance parameters, the SRAM compiler will use various data in the SRAM physical library to generate corresponding layout, netlist, Verilog models automatically. The compiler is described by Skill, the language of Cadence. Keywords: SRAM High speed Compiler Skill 1. 引言 随着移动通信和高速数字系统的发展以及深亚微米技术的应用，单片系统(Silicon On Chip)成为发展趋势，速度上的要求使它们不能接受对片外存储器的访问，而且单个静态存 储器的造价比较高且管脚比较复杂，因此需要有嵌入式存储器[1]。针对电路设计者的不同 要求，如何快速地实现静态存储器的设计就成为一个研究课题。而 SRAM 编译器就是一种 解决方法。SRAM 编译器不仅能节约成本，而且能够大大缩短设计周期，加快速度[2]。 本文首先介绍高速 SRAM 的基本结构、核心电路及版图设计，然后对编译器设计等关 键问题进行阐述。 2. SRAM 物理库的设计 SRAM 物理库是 SRAM 编译器的核心部分，包含了各种输出文件所需的数据，例如单 元版图的 CIF 格式，Verilog 模板文件和延时信息，SRAM 的符号等。下面分别对其电路设 计和版图设计进行阐述。 2.1 高速 SRAM 的基本结构 SRAM的结构基本上大同小异，主要包括地址输入译码电路，数据输入及输出电路，时序 控制电路，灵敏放大电路以及存储单元阵列等，其框图如图1所示。SRAM电路的存储阵列部 分采用了分块结构，这样可以减小行译码时信号的延时；读出灵敏放大器采用主从两级结构， 从而可减小灵敏放大器的设计难度，并能提高数据读出的速度；除了存储阵列的预充电电路 1 外，在第一级灵敏放大器的输入前端又加入了一级预充电电路，以提高数据读出时的速度与 准确性；预充电电路中加入了位线平衡电路以减小位线预充电所需时间。同时，由时序控制 电路产生的内部控制信号分别控制诸如译码电路，预充电电路及灵敏放大器等.使它们在空 闲状态下停止工作，以达到降低功耗的目的。 设计好SRAM 基本单元后，编译器就可利用它快速方便地实现其它规格的SRAM。其