2012版实验导书(第一次实验--实验1~2).docVIP

目 录 实验一、QUARTUS II的基本应用及简单组合逻辑设计 1 实验二、计数器设计 3  实验一、QUARTUS II的基本应用及简单组合逻辑设计 一、实验前准备 本实验例子使用独立扩展下载板EP1K10_30_50_100QC208(芯片为EP1K100QC208)或者(芯片为EP1K30TC144)。EDAPRO/240H实验仪主板的VCCINT跳线器右跳设定为3.3V； EDAPRO/240H实验仪主板的VCCIO跳线器组中“VCCIO3.3V”应短接，其余VCCIO均断开；独立扩展下载板“EP1K10_30_50_100QC208”的VCCINT跳线器组设定为2.5V；独立扩展下载板“EP1K10_30_50_100QC208”的VCCIO跳线器组设定为3.3V。请参考前面第二章中关于“电源模块”的说明。 二、实验目的 1、熟悉Quartus II的菜单、元件库、功能模块及基本应用操作； 2、熟悉Quartus II的Verilog HDL文本方式及原理图方式设计实现流程。 3、学习使用JTAG接口下载逻辑电路到可编程逻辑器件并能调试到正常工作。 4、熟悉数字电路集成设计的过程。 三、实验内容 1、用Verilog HDL文本方式设计带使能控制的3-8译码器； 三、实验原理 1、3-8译码器： 译码器是把输入的数码解出其对应的数码，译码器有N个二进制选择线，那么