计数译码显示.docVIP

河南工业大学EDA技术 实验报告 专业 电科13 班级1304 姓名 王文浩 学号 201316030406 实验地点 6316+ 6515 实验日期 2015- 10 - 23 成绩评定 一、实验项目 实验八 计数译码显示电路的设计 二、实验目的 1、学会VHDL的多进程及多层次设计方法。 2、熟练掌握VHDL语言的编写及调试过程。 3、对Quartus || 的进一步学习。 三、实验原理 1、编写计数器和译码器的VHDL语言。 2、设计顶层文件（自顶向下）将两者连接在一起，形成计数译码显示电路。 ①、计数器的LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL; USE IEEE.STD_LOGIC_UNSIGNED.ALL; ENTITY cnt60 IS PORT(clk,en,clr:IN STD_LOGIC; tens,ones:OUT STD_LOGIC_VECTOR(3 DOWNTO 0); co:OUT STD_LOGIC); END cnt60; ARCHITECTURE behave OF cnt60 IS SIGNAL cin:STD_LOGIC; BEGIN PROCESS(clk,clr) VARIABLE qq1:STD_LOGIC_VECTOR(3 DOWNTO 0) ; BEGIN IF clr=1 AND (clk EVENT AND clk=1) THEN qq1:=0000; ELSIF clk EVENT AND clk=1 THEN IF en=1 THEN IF qq1=1000 THEN qq1:=qq1+1;cin=1; ELSIF qq1=1001 THEN qq1:=0000;cin=0; ELSE qq1:=qq1+1;cin=0; END IF; END IF; END IF; ones=qq1; END PROCESS; PROCESS(clk,en,clr,cin) VARIABLE qq2:STD_LOGIC_VECTOR(3 DOWNTO 0) ; BEGIN IF clr=1 AND (clk EVENT AND clk=1) THEN qq2:=0000; ELSIF en=1 THEN IF clk EVENT AND clk=1 THEN IF cin=1 THEN IF qq2=0101 THEN qq2:=0000;co=1; ELSE qq2:=qq2+1;co=0; END IF; END IF; ELSE qq2:=qq2; END IF; END IF; tens=qq2; END PROCESS; END behave; ②、译码器的VHDL语言程序： LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL; ENTITY LED7 IS PORT(a:IN STD_LOGIC_VECTOR(3 DOWNTO 0); b:OUT STD_LOGIC_VECTOR(6 DOWNTO 0)); END LED7; ARCHITECTURE behave OF LED7 IS BEGIN PROCESS(a) BEGIN CASE A IS WHEN 0000=b=0111111; WHEN 0001=b=0000110; WHEN 0010=b=1011011; WHEN 0011=b=1001111; WHEN 0100=b=1100110; WHEN 0101=b=1101101; WHEN 0110=b=1111101; WHEN 0111=b=0100111; WHEN 1000=b=1111111; WHEN 1001=b=1101111; WHEN OTHERS =b=0000000; END CASE; END PROCESS; END behave;