第3章 运算方法和运算部件.ppt

第*页 共43页 3-2-4 ALU举例 SN74181 的外部结构 SN74181 外部结构图 第*页 共43页 3-2-4 ALU举例 SN74181 内部结构 一位ALU内部结构 第*页 共43页 3-2-4 ALU举例 由负逻辑操作数表示的74181 ALU逻辑电路 图。 SN74181 ALU逻辑电路图 第*页 共43页 3-2-4 ALU举例 SN74181的功能表 第*页 共43页 3-2-4 ALU举例 用SN74181构成多位的ALU 16位并行进位ALU结构 第*页 共43页 3-3 定点数乘法运算 无符号数一位乘法 带符号数一位乘法 第*页 共43页 3-3-1 无符号数一位乘法 若要在计算机内实现上述二进制数乘法的运算，应解决以下几个问题： 因为加法单元电路只有两个输入端，因此在机器内多个数据一般不能同时相加，一次加法操作只能求出两数之和，因此每求得一个相加数，就应与上次部分积相加。 人工计算时，相加数逐次向左偏移一位，由于最后的乘积位数是乘数（或被乘数）的两倍，如按此法在机器中运算，加法器的位数也需增到两倍。观察计算过程很容易发现，在求本次部分积时，前一次部分积的最低位就不再参与运算了，因此可将其右移一位，相加数可直送而不必偏移，于是用N位加法器就可实现两个N位数相乘。 部分积右移时，乘数寄存器的内容也同时右移一位，这样可以用乘数寄存器的最低位来控制相加数（取被乘数或零），同时乘数寄存器的最高位可接收部分积右移出来的一位。因此，完成乘法运算后，寄存器中保存乘积的高位部分，乘数寄存器中保存乘积的低位部分。 第*页 共43页 3-3-2 带符号数一位乘法 定点原码一位乘法 定点补码一位乘法 第*页 共43页 1．定点原码一位乘法 两个用原码表示的数相乘，其乘积的符号为相乘两数的异或值，而数值则为两数绝对值之积 。 第*页 共43页 2．定点补码一位乘法 补码与真值的关系 补码的右移 补码一位乘法（校正法） 补码一位乘法（比较法） 第*页 共43页 3-4 定点除法运算 无符号数一位除法 带符号数一位除法 第*页 共43页 3-4-1 无符号数一位除法 恢复余数法 不够减的情况：①加上补码后，结果的符号位为11（负），则表明不够减，商0；②恢复，加除数，左移，再重复操作①。 够减的情况：加上补码后，结果为符号位为00 （正），则表明够减，商1，再重复以上的① ②步骤。 加减交替法（不恢复余数法） 第*页 共43页 3-4-2 带符号数一位除法 在被除数的绝对值小于除数的绝对值（即商不溢出）的情况下，补码一位除法的运算规则如下： 如果被除数与除数同号，用被除数减去除数；若两数异号，用被除数加上除数。如果所得余数与除数同号上商l，若余数与除数异号，上商0，该商即为结果的符号位。 求商的数值部分。如果上次上商l，将余数左移一位后减去除数；如果上次上商0，将余数左移一位后加上除数。然后判断本次操作后的余数，如果余数与除数同号上商l；若余数与除数异号上商0。如此重复执行n-1次（设数值部分有n位）。 商的最后一位一般采用恒置l的办法，并省略了最低位+l的操作，此时最大误差为±2-n。如果对商的精度要求较高，则可按规则（2）再进行一次操作，以求得商的第n位。当除不尽时，若商为负，要在商的最低一位加l，使商从反码值转变成补码值；若商为正，最低位不需要加l。 第*页 共43页 3-5 浮点数运算 浮点数的表示形式（以2为底）：N＝M·2E 浮点数的加减法运算 浮点数的乘除法运算 浮点数运算器 第*页 共43页 3-5-1 浮点数的加减法运算 “对阶”操作 尾数的加/减运算 规格化操作 舍入处理 检查阶码是否溢出 第*页 共43页 浮点数的表示 机器中任何一个浮点数可写成 Ｓx为浮点数的尾数，一般为绝对值小于1的规格化数(补码表示时允许为-1)，机器中可用原码或补码表示。 jx为浮点数的阶码，一般为整数，机器中大多用补码或移码表示。 r为浮点数的基数，常用2、4、8或16表示。以下以基数为2进行讨论。 第*页 共43页 浮点加减运算 设两个浮点数 尾数的加减运算规则与定点数完全相同。 当两浮点数阶码不等时，因两尾数小数点的实际位置不一样，尾数部分无法直接进行加减运算。 第*页 共43页 浮点加减运算的步骤 对阶，使两数的小数点位置对齐。 尾数求和，将对阶后的两尾数按定点加减运算规则求和(差)。 规格化，为增加有效数字的位数，提高运算精度，必须将求和(差)后的尾数规格化。 舍入，为提高精度，要考虑尾数右移时丢失的数值位。 判断结果 ，即判断结果是否溢出 第*页 共43页 1. 对阶 这一步操作是将两个加数的小数点对齐。 小阶向大阶看齐，阶码较小的数，其尾数向右