实验2 七人表决器.pptVIP

ZY11EDA13BE实验箱简介 1. 实验箱俯视图 1. 确定目标器件 2. 引脚锁定 编程下载 20. ALTERA公司EP1K100数字适配板 21. LATTICE公司ispPAC20模拟适配板 22. 单片机扩展板 23. 点阵、交通灯扩展板 一、实验目的 1. 复习组合逻辑电路实验内容。2. 熟悉ZY11EDA13BE实验箱。3. 初步了解CPLD/FPGA层次化的设计方法。 七人表决器，即七人参与表决，超过半数投赞成票，表决通过，否则不通过。实验可参考以下思路设计。 首先设计一个全加器，并生成如下图所示符号，即将f_adder模块编译成工作库（当前项目设计文件夹）中的一个元件。 二、基本原理 全加器符号 我们分析一下七人表决器全加结果CBA（从高位到低位）中有八种情况：000-111，输出为“1”的量为100-111,根据这种真值表用卡诺图化简可得出最简逻辑表达示为OUT=C，即全加结果最高位决定了结果。多位加法器实现的最基本组合逻辑单元为全加器，在全加器的基础上我们用层次化设计方法即可实现七人表决器。 三、实验内容 1. 利用MaxplusII软件设计一个七人表决器，设计方法不限 。2. 对七人表决器电路进行时序仿真。3. 对七人表决器电路进行下载，验证电路的正确性