常用数字电路单的结构.docVIP

第3章 常用数字单元电路结构 3.1 引言 本章介绍CMOS数字电路中常用单元电路的结构。本章暂不考虑电路性能问题，因此可将MOS管看成受电压控制的开关。 3.2 互补静态CMOS逻辑 互补静态逻辑是CMOS电路中最重要的逻辑系列， 目前多数CMOS逻辑电路采用这种方法设计，其一般结构如图3-1。 互补静态逻辑的任何单元电路都是由一个连接VDD的pMOS上拉网络和一个连接GND的nMOS下拉网络构成。所谓互补关系指这样一种对应关系，在上拉网络中的PMOS管个数与下拉网络中NMOS管个数相等，且在nMOS网络中串联的晶体管，必须对应pMOS网络中的并联晶体管，nMOS网络中的并联晶体管必须对应pMOS网络中的串联晶体管。满足这种关系时，对于任何输入组合，必有一个网络导通，而另一个网络截止。这种CMOS逻辑门在输入稳定时，不会有从VDD到GND的电流，因此，其静态功耗很低，这是CMOS电路的主要优点。静态CMOS逻辑门的另一个重要优点是，在任何输入组合下，输出端或者通过pMOS网络上拉到VDD，或者通过nMOS网络下拉到GND，输出逻辑状态比较稳定，有较强的抗干扰能力。 3.1.1互补静态逻辑基本CMOS逻辑门 图3-2是一些基本的CMOS逻辑门，可以看出，这些基本CMOS门都符合互补关系。 互补静态CMOS逻辑门的pMOS网络和nMOS网络的导通逻辑恰好相反，如果用FN表示nMOS网络的导通逻辑，FP表示pMOS网络的导通逻辑，则必须有 （3-1） 例如，在与非门中， 整个门的逻辑关系与pMOS网络的导通逻辑相同，但观察nMOS网络的导通条件更容易些。这种关系也可以推广到更复杂的电路。 CMOS逻辑门总是含有反相关系，nMOS下拉网络总是在部分或全部输入为“1”时导通，从而使输出为“0”。对于任何互补CMOS逻辑门，判断逻辑关系的方法是：根据nMOS网络的导通逻辑，再加上“非”逻辑，就可以得到整个门的逻辑关系。 在互补静态CMOS逻辑门中，只有反相器、与非门和或非门是最基本的逻辑门，而与门和或门要利用上述基本逻辑门实现，也就是说，一个与门的晶体管数相当于相同输入的与非门的晶体管数加2。 在数字CMOS工艺中，PMOS管的衬底总是接VDD的，NMOS管的衬底总是接GND的，在原理图中可以省略。 （3-2） 逻辑门的输入端个数，也称为扇入（fan in）或扇入系数。静态CMOS逻辑门的扇入不能太大，较大的扇入会导致电路内部存在多个晶体管串联的支路。由于扩散区电容的影响，串联支路的延迟与晶体管个数N存在平方关系，当N较大时，延迟时间迅速增加。在实际设计中，很少使用超过4个输入端的逻辑门。此问题将在后续章节还要进一步讨论。 3.1.3 复合逻辑门 除基本逻辑门外，具有“与或非（AOI）”形式的电路也是符合互补关系的静态CMOS逻辑电路，这种“门”称为复合逻辑门或AOI逻辑门。 AOI逻辑门的逻辑关系可以根据下拉网络的导通条件判断。在图2-4（a）中，nMOS下拉网络的导通条件为C (A | B)，因此整个门的逻辑关系为 （3-3） 图2-3（b）中，nMOS下拉网络导通条件为D(A|B|C)，所以门的逻辑关系为 （3-4） 可见，从nMOS下拉网络得到门的逻辑关系是很容易的。反之，如果给出类似（3-3）的逻辑方程，设计AOI型逻辑门的方法是先按“非”运算符号下的逻辑关系画出nMOS网络，再按互补关系画出对应的pMOS网络。 从以上电路可以看出，互补静态CMOS逻辑的一般形式是AOI逻辑关系，简单的逻辑门可以理解为AOI逻辑门的特例。  采用AOI逻辑门进行晶体管级设计有较高的晶体管使用效率。例如，如果使用基本逻辑门实现式2-3的逻辑关系，电路结构将如图3-5，共需要10个晶体管，比图3-4（a）多出4个晶体管。在全定制设计中，掌握AOI复合逻辑门的设计方法是很重要的。 AOI逻辑门也存在扇入系数的约束，设计AOI逻辑门时，也应避免出现过长的串联支路。串联晶体管的数量一般以4个为限，复杂的逻辑关系需要采用多级电路实现。 虽然使用AOI逻辑一般比用基本逻辑门设计的电路晶体管数量少，但也不能保证是晶体管最少的设计。在静态CMOS逻辑中，还存在其它的逻辑系列，其中基于传输门的设计较常用，这种设计方法对许多逻辑关系有最少的晶体管数量。 3.1.4 传输门和三态门 单独使用NMOS管或PMOS管作为传输管时，存在“阈值电压损失”问题，用来设计逻辑电路性能较差。使用传输门设计逻辑电路是较常用的方法。CMOS传输门的电路结构如图3-6（a），也属于静态逻辑