数字系统设计CPLD专题实验.ppt

符均 电信学院数据广播研究中心 ts4@ 西一楼803 bbs帐户:fujun 科研: 数据广播系统，DVB，DAB；数字系统设计； 硬件设计； 教学: 数字逻辑、数字系统设计与CPLD应用, 辅导研究生课程《可编程逻辑器件原理及应用》 竞赛: 全国电子线路竞赛辅导、SOPC设计竞赛辅导 其它 本课程安排： 学时：（课堂教学12＋上机实验20） 课堂教学内容： 第一章、概论（FPGA、 SOC技术的发展、原理及应 用领域） 第二章、FPGA设计（QUARTUSII学习 、FPGA设计 ） 第三章、SOC设计（FPSLIC、NIOSII） 第四章、数字系统设计 (数字系统设计方法 硬件电路相关设计知识 流行新芯片和新技术) 设计流程: 简单设计 设计方案 设计输入 1H 设计处理 5~30M 设计仿真 2H 芯片编程 2M 系统测试 FPGA/CPLD应用 工艺 EEPROM:MAX7000S FLASH :XC9500XL，MAXII,PROASIC ANTI-FUSE ：ACTEL SRAM: FGPA PLD Design Flow PLD Design Flow AVR 内部结构图 AVR CPU管脚排列及功能 通讯方式 8位通用IO并行通讯:PA,PB,PC,PD RS232/UART串行通讯：TXD,RXD I2C串行通讯：SDA,SCL SPI串行通讯：MCK,MOSI,MISO 中断计数通讯：INT0,INT1,T0,T1 PWM产生：OC1A,OC1B 时钟：XTAL/CLK UART/RS232串口 I2C接口应用 I2C接口电路 I2C接口时序 SPI接口 并口EPP模式通讯握手 数据写周期传输过程： 1.程序执行EPP数据口I/O写； 2.nWRITE有效，数据送到并行口； 3.若nWAIT为低， nDATASTB有效； 4.端口等待外设nWAIT变高响应； 5.nDATASTB无效，EPP周期结束； 6.ISA I/O周期结束； 7.外设置低nWAIT,指示可以开始下一个周期 CPU与FPGA比较 CPU串行执行指令 多接口 硬件串并行通讯接口，通过访问寄存器方便实现 一个系统时钟，指令按照时钟同步 单一电压接口标准 管脚固定 可加密 适用于做系统核心控制 FPGA电路独立并行触发 任意组多接口 通讯接口需要编写，高级通讯接口可以直接使用IP核生成如PCI,SDRAM 可存在多个独立时钟 多电压标准 IO管脚可任意编程 部分可加密 适用于做硬件数字信号处理算法，数据通道处理，多设备接口 存储器类型 SRAM,DRAM,SDRAM,DDRRAM ROM,PROM,EPROM,EEPROM FIFO 双端口RAM …… SRAM结构 SRAM管脚 Nios Development Kits, Stratix Cyclone Edition Nios Development Kits, Stratix Cyclone Edition Nios Processor Characteristics Pipelined RISC Architecture 16-Bit Instructions Large Internal Register File 32-Bit or 16-Bit Configurable Data Path 64 Prioritized Interrupts Optional Instruction Data Cache Harvard Architecture Instruction Data Ports Based on Simultaneous Multi-Master Avalon Bus Optional Performance Optimization Features Custom Instructions Nios Development Kits, Stratix Cyclone Edition Nios Processor Characteristics Pipelined RISC Architecture 16-Bit Instructions Large Internal Register File 32-Bit or 16-Bit Configurable Data Path 64 Prioritized Interrupts Optional Instruction Da