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VHDL语言构造体的描述方式4．1 构造体的行为描述方式 ? 4．2 构造体的寄存器传输描述方式 4．3 ? ? ? 4．1 ????????? 可并行信号赋值是VHDL的特点。 ????????? 简单与门(AND)模块如下： ENTITY and2 IS PORT (a,b,:IN BIT; c: OUT BIT); END and2; ARCHITECTURE and2_behav OF and2 IS BEGIN c= a AND b AFTER 5 ns; END and2_behav; 2．延时语句 ????????? *用于系统或器件的惯性描述； *语句：a = b after 5 ns ;说明可以缺省； *惯性延时说明在仿真时有意义，综合时忽略 ????????? *用于总线、连接线或芯片中路径的延时； *语句：B = transport A after 5 ns ;说明不可缺省； 3．多驱动器描述语语句（略） 4．GENERIC ????????? 用于不同层次之间的信息传送 例如，在数据说明中用于位矢量长度、数组长度、器件延时等参数的传递。 例： library ieee; use ieee.std_logic_1164.all; use ieee.std_logic_arith.all; use ieee.std_logic_unsigned.all; entity ascount is generic(countsize:integer :=3); port( clk,areset,enable: in std_logic; count: buffer std_logic_vector(countsize-1 downto 0)); end ascount; ? ? 5 4．2 1.描述方式的特点????????? 寄存器描述方法： 与硬件一一对应的描述或寄存器之间的功能描述 （p56-57） ????????? VHDL语言的限制 2.描述方式应注意的问题 ????????? X状态传递 ????????? RTL描述的限制： *在一个进程中不能有多于一个寄存器的描述 *IF语句中不能有ELSE ????????? 5 4．3 ????????? 多层次设计，高层次设计调用低层次设计模块 １．????????? COMPONENT 语句 ????????? 元件说明 COMPONENT 元件名 [GENERIC（类属说明）] [PORT（端口说明）] END COMPONENT； ????????? 可以在结构体、包集合和BLOCK的说明中使用 ????????? 1： component AND2 port(I1,I2 : in BIT; Z: out BIT); end component; ????????? 2： component ADD generic(N:POSITIVE); port(X,Y : in BIT_VECTOR(N-1 downto 0); z : out BIT_VECTOR(N-1 downto 0); CARRY: out BIT); end component; ????????? *将现成元件的端口信号映射成高层次设计电路中的信号； *格式： [generic map (类属名={，类属名=})] port map ([端口信号名=]信号{,[端口信号名= ]信号}） *类属映射为可选项，类属名与元件说明语句中的相同，每个表达式要计算出一个值。 *端口信号名与元件说明语句中的相同，信号为高层实际信号。端口映射方法： 名称映射：将元件端口说明中的端口名赋给实际信号。 *例1： port(a,b: in bit; c: out bit); u1: and2 port map(nsel,d1,ab);--位置映射 *例2： u1: and2 port map(a=nsel,b=d1,c=ab);--名称映射 *例3： D触发器： library ieee; use ieee.std_logic_1164.all; entity dff is port( clk,reset: in std_logic; d: in std_logic; q: buffer std_logic); end dff; architectur