西安交大计算机系统结构实验报告资料.docVIP

《计算机系统结构课内实验》 实验报告 第一次实验Tomasulo算法 第二次实验：cache性能分析 姓名： 学号：第一次实验Tomasulo算法 一、实验目的及要求 DLXview模拟器的使用方法； 2. 进一步理解指令动态调度的基本思想，了解指令动态调度的基本过程与方法； 3. 理解记分牌算法和Tomasulo算法的基本思想，了解它们的基本结构、运行过程； 4. 比较分析基本流水线与记分牌算法和Tomasulo算法的性能及优缺点。 二、实验环境 DLXview 三、实验内容 DLX汇编语言编写代码文件*.s（程序中应包括指令的数据相关、控制相关以及结构相关），以及相关的初始化寄存器文件*.i和数据文件*.d； 观察程序中出现的数据相关、控制相关、结构相关，并指出三种相关的指令组合； 四、*.s、*.i、*.d装载到DLXview模拟器上， 分别用基本流水线、记分牌算法和Tomasulo算法模拟，针对每一种模拟做如下分析： ① 统计程序的执行周期数和流水线中的暂停时钟周期数； ② 改变功能部件数目重新模拟，观察并记录性能的改变； ③ 改变功能部件延迟重新模拟，观察并记录性能的改变； 论述功能部件数目、功能部件延迟对性能的影响。 记录运行记分牌算法时的功能部件状态表和指令状态表； 记录运行Tomasulo算法时的指令状态表和保留站信息； 五、实验结果 ） 原始即增加对程序的执行无影响。 乘法器的延迟对程序执行有有影响。 加法器延迟1，乘法器延迟5。实验结果显示该段程序运行了11个时钟周期。 整个实验结果表明部件的数目对程序的执行效率基本没有影响。加法器延迟时间对程序的执行效率也没有影响，的延迟时间对程序的执行有影响） 整数保留站：1 延迟：1 加法器保留站：2 延迟：2 乘法器保留站：2 延迟：5 整数保留站：2 延迟：1 加法器保留站：2 延迟：2 乘法器保留站：2 延迟：5 增加整数保留的数目了程序的执行。 整数保留站：1 延迟：1 加法器保留站：2 延迟：2 乘法器保留站：2 延迟：6 整数保留站：1 延迟：1 加法器保留站：2 延迟：2 乘法器保留站：2 延迟：10 增加乘法保留站的延迟时间对程序的执行没有影响 加法器保留站：2 延迟：1 乘法器保留站：2 延迟：5 整数保留站：1 延迟：1 加法器保留站：2 延迟：2 乘法器保留站：2 延迟：5 除法保留站：1 延迟：19 整数保留站：1 延迟：1 加法器保留站：2 延迟：1 乘法器保留站：2 延迟：3 除法保留站：1 延迟：10 整数保留站：1 延迟：1 加法器保留站：2 延迟：3 乘法器保留站：2 延迟：7 除法保留站：1 延迟：26 通过实验保留站的数目改变加法器或者乘法器或者除法器保留站的数目，程序的执行效率不变，但改变增加整数保留站的数目能加快程序的执行。 实验保留站的改变加法器或者乘法器或者除法器保留站的，程序的执行效率不变，但改变增加整数保留站的能程序的执行。六、总结 Tomasulo算法的基本思想只要操作数有效，就将其取到保留站，避免指令流出时才到寄存器中取数据，这就使得即将执行的指令从相应的保留站中取得操作数，而不是从寄存器中。指令的执行结果也是直接送到等待数据的其它保留站中去。因而，对于连续的寄存器写，只有最后一个才真正更新寄存器中的内容。一条指令流出时，存放操作数的寄存器名被换成为对应于该寄存器保留站的名称（编号）。 第二次实验：cache性能分析 一、实验目的及要求 实验理解cache的性能影响二、实验环境 ubantu 操作系统，sim-cache模拟器 三、实验内容四、五、实验结果 32个组，Cache块大小为32个byte，相联度为2，替换策略为LRU）的总失效次数、容量失效与冲突失效次数，强制性失效次数 总失效次数 总的失效率 Cache容量*2 Cache容量*4 Cache容量*8 Cache容量*64 cache容量 总的失效次数 总的失效率 容量失效和冲突失效总次数 强制性失效次数 32KB 1395 0.0243 1331 64 64KB 840 0.0146 712 128 128KB 669 0.0116 413 256 256KB 558 0.0097 124 434 2048KB 542 0.0094 0 542 从上表得出，随着cache容量的不断增加，程序的失效率不断降低。容量失效和冲突失效的次数随着cache容量的增加不断地减少，而强制性失效次数则不断地增加。 改变 Cache 的相联度（1 路，2 路，4 路，8 路，64 路），运行