EDA数字系统设计7.pptVIP

第七讲 verilog中的高级结构 任务和函数 电路级建模 用户自定义原语 有限状态机(FSM)的设计 verilog的可综合性 7.1 任务和函数 2.任务 3.函数（function） a.递归函数 b.常量函数 c.带符号函数 7.2 电路级建模 Verilog没有描述模拟电路的功能，可以描述mos晶体管，但晶体管仅被当作开关来描述，即只有导通和截止状态。 1.MOS开关 2.CMOS开关 3.双向开关 4.电源和地 5.阻抗开关 6.设计实例 7.3 UDP用户自定义原语 1.术语及定义 UDP的特点 2.语法定义 3.组合逻辑UDP 组合逻辑举例2：全加器 4.时序逻辑电路 举例2：D触发器 5.提高可读性的简写形式 提高可读性的简写形式 例1带同步复位的D触发器 例2带使能和复位的锁存器 作业5 1.定义一个32位函数，其功能是计算一个4位数的阶乘，编写一个模块进行仿真。 7.4 FSM设计 7.4 FSM设计 // 状态机编码 // Mealy State Machine例子（1） // Mealy State Machine例子（2） // Mealy State Machine例子（3） // Mealy State Machine例子（4） Finite State Machine 1. Task Definition - Statemachine Output 2. Task Invocation - Statemachine Finite State Machine 状态机设计实例 4位数值比较器 自动报纸销售机 1.自动报纸销售机 电路要求: 状态机设计 7.5　Verilog HDL综合 7.5　Verilog HDL综合 ⑥阻塞或非阻塞 阻塞、非阻塞对比 ⑦函数和任务 任务 ⑧复位 第八讲 复杂程序设计 设计方法介绍 设计实例 必须为该数字电路设置一些要求，如下所示： 当投入硬币时，一个两位的信号coin[2:0]被传送到数字电路。该信号在全局clk信号的一个下降沿取值，并且准确地保持一个时钟周期。 数字电路的输出是一位的。每次当投入的硬币总数为15分或者超过15分时输出信号newspaper变为高电平，并且保持一个时钟周期,售卖机的门也被打开。 可以用一个reset信号复位状态机，设为同步复位。 可以用有限状态机表示该数字电路的功能。 输入：2位coin[1:0],没有硬币时，x0＝2’b00；有一个5分的硬币时x5=2’b01；一个1角的硬币时，x10＝2’b10。 输出：1位，newspaper，当newspaper＝l’b1时，打开门。 状态：4个状态。s0＝0分；s5＝5分；s10＝10分；s15＝15分。 module vend( coin,clock,reset,newspaper); //声明输入输出端口 input [1:0] coin; input clock, reset; output newspaper; wire newspaper; wire [1:0] next_state; reg [1:0] pres_state; //状态编码 parameter s0=2b00; parameter s5=2b01; parameter s10=2b10; parameter s15=2b11; //状态机函数 function [2:0] fsm; input [1:0] fsm_coin; input [1:0] fsm_pres_state; reg fsm_newspaper; reg [1:0] fsm_next_state; begin case (fsm_pres_state) s0://状态为s0 begin if(fsm_coin==2b10) begin fsm_newspaper=1b0; fsm_next_state=s10; end else if (fsm_coin==2b01) begin fsm_newspaper=1b0; fsm_next_state=s5; end else begin fsm_newspaper =1b0; fsm_next_state= s0; end end s5://状态为s5 begin if(fsm_coin==2b10) begin fsm_newspaper=1b0;