数字系统设计第四章.ppt

简易CPU状态控制电路 功能编码状态译码器 交通信号灯控制器原理框图 JK触发器的状态转换表 定时控制信号与控制状态逻辑关系表 信号灯的译码电路真值表 状态控制器的VHDL描述 输出译码器的VHDL描述 交通信号灯控制器的主程序 等精度测量法原理图 数字信号发生器DDS(Direct Digital Synthesis ) 数字钟的原理框图 基本数字钟的原理框图 60进制计数器描述 24进制计数器描述 具有校时功能数字钟的原理框图 数据选择器MUX21描述 改进的数字钟的原理框图 4进制计数器描述 2-4译码器描述 数字钟设计的顶层图描述 数字钟设计的顶层图描述（续） 数字钟设计的顶层图描述（续） 数字钟设计的顶层图描述（续） 数字钟设计的顶层图描述（续） 数字钟设计的顶层图描述（续） 数字钟的年月日原理框图 具有日历功能数字钟的原理框图 数字钟的原理框图 entity encode4 is Port ( datain : in std_logic_vector(1 downto 0); output: out std_logic_vector(3 downto 0)); end encode4; architecture Behavioral of encode4 is begin process(datain) begin case indata is when 00=output=1110; when 01=output=1101; when 10=output=1011; when 11=output=0111; when others=output=“1111; end case; end process; end Behavioral; entity synthesis_clock is Port ( set_counter : in std_logic; set_modify : in std_logic; enble:in std_logic; clk: in std_logic; output1 : out std_logic_vector(3 downto 0); output2 : out std_logic_vector(3 downto 0); output3 : out std_logic_vector(3 downto 0); output4 : out std_logic_vector(3 downto 0); output5 : out std_logic_vector(3 downto 0); output6 : out std_logic_vector(3 downto 0)); end synthesis_clock; architecture Behavioral of synthesis_clock is component counter4 port(set : in std_logic; dataout :out std_logic_vector(1 downto 0)); end component; component encode4 port (datain : in std_logic_vector(1 downto 0); output: out std_logic_vector(3 downto 0)); end component; component select2 port ( datain_0: in std_logic; datain_1 : in std_logic; endata : in std_logic; dataoutput: out std_logic); end component; component counter24 port ( en : in std_logic; clk : in std_logic; q_h : out integer range 0 to 9; q_l : out integer range 0 to 9); end component; component counter60 port ( en : in std_logic; clk : in std_logic; qcc : out std_log