现代数字电路与逻辑设计4.ppt

J2的卡诺图 K2的卡诺图 输出B的卡诺图 ⑤逻辑图 逻辑电路图如下： ⑥检查能否自启动 利用逻辑分析的方法画出状态图，即可检查能否自启动。 4.6 集成计数器 1. 74161集成计数器 74161是4位二进制同步加计数器。它的逻辑电路图和引脚图如下图所示，其中RD是清零端，LD是置数控制端，D、C、B、A是预置数据输入端，EP和ET是计数使能(控制)端；RCO(=ET·QD·QC·QB·QA)是进位输出端。 74161功能表 RD=0：异步清零端工作方式 RD=1,LD=0：同步并行置数工作方式 RD=LD=ET=EP=1：计数方式 RD=LD=1，ET*EP=0：保持状态 74161时序图 首先加入一清零信号RD=O，使各触发器的状态为0，即计数器清零。RD变为1后，加入一置数控制信号LD=0，该信号需维持到下一个时钟脉冲的正跳变到来后。在这个置数信号和时钟脉冲正跳沿的共同作用下，各触发器的输出状态与预置的输入数据相同，置数操作完成。接着是EP=ET=1，在此期间74161处于计数状态。直到EP=0，ET=1，计数状态结束，转为保持状态，计数器输出保持EP负跳变前的状态不变。 应用74161清零方式和置数方式可以实现模大于芯片模数M=16或小于16的任一进制计数器。 例4.10利用清零方式，用74161构成九进制计数器。 解:九(N=9)进制计数器有9个状态，而74161在计数过程中有16(M=16)个状态，因此必须设法跳过M-N=16-9=7个状态。逻辑电路图如下: 主循环状态图 例4.11利用74161的置数方式，设计九进制计数器电路。 方法一：利用置数方式，舍掉计数序列最后几个状态，构成九进制计数器。逻辑电路图如下: 逻辑电路图 主循环状态图 方法二：利用置数方式，舍掉计数序列最前几个状态，构成九进制计数器。逻辑电路图如下: 逻辑电路图 主循环状态图 由上题可知：利用同步置数方式也可构成不足芯片模数M(本例为16)的N进制计数器。若置数控制信号由第N个输出状态（本例N=9，状态为1000）译码产生，置数输入为0000，则舍掉计数序列最后的M-N个状态，构成N进制计数器；若置数控制信号由进位信号RCO译码产生，置数输入为计数序列第M-N+1个状态（本例状态为0111），则舍掉计数序列最前M-N个状态（本例为M-N =16-9=7），构成N进制计数器。 2. 74LS90集成计数器 74LS90是异步计数，逻辑图和引脚图如图4-56，它包括两个基本部分:(1)一个负跳沿触发的JK触发器FFA，形成模2计数器，(2)由三个负跳沿JK触发器FFB、FFC、FFD组成的异步五进制(模5)计数器。 十进制计数，QDQCQBQA输出 五进制计数，QDQCQB输出 0 二进制计数，QA输出 有0 有0 0 1 0 0 1 1 1 0 × × × 1 0 0 1 1 1 × 0 × × 0 0 0 0 0 × 1 1 × × 0 0 0 0 × 0 1 1 × × QD QC QB QA R9(1) R9(2) R0(1) R0(2) CPA CPB 输 出 置9输入 清零输入 时 钟 74LS90的功能表 (1)异步清零 R0(1)= R0(2)=1，R9(1)·R9(2)=0，输出QDQCQBQA =0000，不受CP控制，因而是异步清零。 (2)异步置9 R0(1)= R0(2)=0，R9(1)·R9(2)=1，输出QDQCQBQA =1001，不受CP控制，因而是异步清零。 (3)计数 在R9(1)·R9(2)=0和R0(1)·R0(2)=0同时满足的前提下，可在计数脉冲负跳沿作用下实现加计数。电路有两个计数脉冲输入端CPA和CPB，若在CPA端输入计数脉冲CP，则输出端QA实现二进制计数；若在CPB端输入脉冲CP，则输出端QDQCQB实现异步五进制计数；若在CPA端输入计数脉冲CP，同时将CPB端与QA相接，则输出端QDQCQBQA实现异步8421码十进制计数。 例4-12 用74LS90组成六进制计数器。 由于题意要求是六进制计数器，因而先将74LS90连接成十进制计数器，再利用异步清零功能去掉4个计数状态，即可实现六进制计数器 。 逻辑电路图 状态图 例4-13 用74LS90组成六十进制计数器。 解：由于74LS90最大的M=10，而实际要求N=60M，所以要用2片74LS90。一片接成十进制（个位），输出为QDQCQBQA，另一片接成六进制（十位），输出为QCQBQA，计数脉冲接片1的CPA端，片2的CPA接片1的QD端，逻辑电路如下图： 用74LS90组成六十进制计数器