FPGA实验报告要点.docVIP

实 验 报 告 课程名称： FPGA设计及应用 实验项目： FPGA设计 实验时间： 2014.12.8-2014.12.31 实验班级： 12应用师3班 总 份 数： 共 4 份 指导教师： 李 豪 彦 电子与信息 学院 工业中心504 实验室 目录 实验一 分频器 实验三 ADC0809 模数转换实验? 实验二 七段数码管扫描显示? 实验四 双向移位寄存器 图1 分频器原理图 从原理图中可见，核心板的时钟是50MHz ，通过 sel[1:0]选择分频数，00:不分频；01:12.5M分频；10:25M四分频；11:50M分频。采用 SW1 ‐ SW2 设置分频值，SW3 复位。LED1为时钟的输出，通过调整SW1 、SW2 ，可以得到不同的闪烁频率。??引脚分配情况如表1所示 表1 引脚分布情况 ?四、实验步骤? 1．新建工程，取名为frediv ，如下图2所示。? 图2 新建工程 2．新建 VHDL设计文件，选择“File|New ”? ，在 New 对话框中选择Device ? Design ? Files 下的VHDL? File，单击OK，完成新建设计文件。? 3．在新建设计文件中输入VHDL程序。?? 4．生成“Symbol ”文件，新建“Block? Diagram/Schematic ? File”文件，在文件中添加刚刚生成的“Symbol ”以及输入输出管脚，最后完整的系统顶层模块图如图 3 所示。 ??? 图3?? 顶层模块图? 5．保存文件，使用qsf或者tcl 进行管脚分配（相应的文件在本工程里面都可以找到）。? 6．对该工程文件进行全程编译处理，若在编译过程中发现错误，则找出并更正错误，直至编译成功为止。?? 7．新建“Vector ? Waveform? File”文件进行波形仿真。? 8．下载完成后，观察实验结果。? 五、VHDL程序? library ? ieee; ? use? ieee.std_logic_1164.all; ? use? ieee.std_logic_arith.all; ? use? ieee.std_logic_unsigned.all;? entity? frediv ? is ? port ? (? ? clk???:in?? std_logic; ? ? rst???:in?? std_logic; ? ? sel???:in?? std_logic_vector(1 ? downto? 0);? ? clkout:out? std_logic ? ); ? end ? frediv; ? ?architecture ? rt1? of ? frediv ? is ? begin? ? pr ocess(rst,clk)? ? variable? cn1,cn2,cn3:integer? range? 0 ?to ?? ? begin? ?? if ? rst? =? 1 ? then ? ??? clkout ? = ? 0;? ?? elsif ? clkevent ? and ? clk? =? 1 ?then ? ??? if ? sel? =? 01 ? then ? ???? ? if ? cn1 ? = then ? ????? cn1 ? := ?0; ? ???? ?else ? ????? cn1 ? := ? cn1 ? +?1; ? ??????? ?if ? cn1 ? = ?6249999 ?then ? ?????? clkout ? = ? 1;? ????? else ? ?????? clkout ? = ? 0;? ????? end ? if; ? ????? end ? if; ? ??? elsif ? sel? =? 10 ? then ? ???? if ? cn2 ? = then ? ? ???? cn2 ? := ?0; ? ???? ?else