EDA课设数字钟设计精要.docVIP

课 程 设 计 报 告 课程名称 数字系统与逻辑设计 课题名称 专 业 通信工程 班 级 学 号 姓 名 指导教师 2013年 月 日 湖南工程学院 课 程 设 计 任 务 书 课程名称 数字系统与逻辑设计 课 题 专业班级 学生姓名 学 号 指导老师 审 批 任务书下达日期 20 年 月 日 任务完成日期 20 年 月日 《数字系统与逻辑设计》课程设计任务书一 、设计目的 全面熟悉、掌握VHDL语言基本知识，掌握利用VHDL语言对常用的的组合逻辑电路和时序逻辑电路编程，把编程和实际结合起来，熟悉编制和调试程序的技巧，掌握分析结果的若干有效方法，进一步提高上机动手能力，培养使用设计综合电路的能力，养成提供文档资料的习惯和规范编程的思想。二、设计要求 1、设计正确，方案合理。 、程序精炼，结构清晰。 、设计报告5000字以上，含程序设计说明，用户使用说明，源程序清单及程序框图。 、上机演示。、有详细的文档。文档中包括设计思路、设计仿真程序、仿真结果及相应的分析与结论。三、进度安排 第周 星期： 课题讲解，查阅资料 　 星期 总体设计，详细设计 星期三： 编程，上机调试、修改程序 星期四： 上机调试、完善程序 星期五： 答辩 星期六-星期天：撰写课程设计报告附： 课程设计报告装订顺序：封面、任务书、目录、正文、评分、附件（A4大小的图纸及程序清单）。 正文的格式:一级标题用3号黑体,二级标题用四号宋体加粗,正文用小四号宋体;行距为22。 正文的内容:一、课题的主要功能；二、课题的功能模块的划分（要求画出模块图）；三、主要功能的实现；四、；五、总结；六、附件（所有程序的原代码，要求对程序写出必要的注释）；七、评分表。1Hz 信号的作用下进行，这样每来一个时钟信号，秒增加1 秒，当秒从59 秒跳转到00秒时，分钟增加1 分，同时当分钟从59 分跳转到00 分时，小时增加1 小时，但是需要注意的是，小时的范围是从0～23 时。 1.2 功能要求 在一个1KHz系统时钟的驱动下完成整个电路的输出，电路要能正确的输出时、分、秒，并且根据用户的设定来改变时钟和分钟的值，这里假定有两个按键输入信号S1,S0，可以分别用来改变时钟和分钟的值以达到时间设定的目的。同时在整点时分都应该输出一个整点报时信号，信号规律为1秒钟一个脉冲，持续5秒。 课题的功能模块的划分 1.设计一个60进制的计数器构成的具有清0、置数和计数功能秒计时器。 2.设计一个60进制的计数器构成的具有清0、置数和计数功能分计时器。 3.设计一个24进制的计数器构成的具有清0、置数和计数功能时计时器。 4.报时模块是整点的前十秒的响五下停五下。 5.时钟分频模块使得1KHz的系统时钟分为1Hz的时钟。 6.置数模块是按下对应的按键分钟个位或小时的个位加一。 7.分别采用60进制、24进制、计数器构成秒、分、时计时器。 8.计时模块使用if嵌套语句实现整个计时模块的计时。 下面是功能实现的模块图： 主要功能的实现 3.1 秒定时器 秒计时器是由一个60进制的计数器构成的，具有清0、置数和计数功能， 3.2 分定时器 分定时器和秒定时器相似，由一个60进制的计数器构成的，具有清0、置数和计数功能， 3.3 时定时器 时计时器则是由一个24进制的计数器构成的，同样具有清0、置数和计数功能。其中的时钟信号由上级分计时器控制。 3.4 报时模块 整点报时的功能，其工作的状态受到秒计数器所产生的进位信号控制着。 图 4-1 注：为了方便测试程序的准确性，计时是否准确所以加入了6个输出端口，分别为：hour1,hour0,min1,min0,sec1,sec0f分别表示时的十位和个位，分的十位和个位，秒的十位和个位。从图4-1 的时序图中可以看出时间到达23时59分59秒时，在下一个时钟到来后各个位都被清零。 图4-2 注： 此时序图中可以看出在计时到1时59分59秒后，再来一个时钟沿，时间变为2时0分0秒。 4.2 整点报时时序图 图4-3 注：此时序图中的alarm为整点报时信号，在整点前的最后十秒内，1,3,5,7,