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LED译码器Verilog HDL设计
LED译码器Verilog HDL设计 温国忠 主要内容 LED显示结构图 译码器(decode) * * LED译码器设计 因为译码相信号之间是关联的，因此译码器一般用case语句实现； module hex2led (hex, led) ; input [3:0] hex; output [6:0] led; reg [6:0] led; //hex-to-seven-segment decoder // segment encoding // 0 // --- // 5 | | 1 // --- - 6 // 4 | | 2 // --- // 3 always @(hex) begin case (hex) //数值 共阴极段码 4b0001 : led = 7b0000110; //1 06 4b0010 : led = 7b1011011; //2 5B 4b0011 : led = 7b1001111; //3 4F 4b0100 : led = 7b1100110; //4 66 4b0101 : led = 7b1101101; //5 6D 4b0110 : led = 7b1111101; //6 7D 4b0111 : led = 7b0000111; //7 07 4b1000 : led = 7b1111111; //8 7F 4b1001 : led = 7b1101111; //9 6F 4b1010 : led = 7b1110111;//A 77 4b1011 : led = 7b1111100; //b 7C 4b1100 : led = 7b0111001; //C 39 4b1101 : led = 7b1011110; //d 5E 4b1110 : led = 7b1111001; //E 79 4b1111 : led = 7b1110001; //F 71 default : led = 7b0111111; //0 endcase end endmodule *
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