第6章基于EDA的组合电路设计综合及验证(6.16.8).docVIP

第6章 基于EDA的组合电路设计、?综合及验证 学习基础： ( 第2章介绍了组合逻辑电路的基础知识，组合逻辑电路在数字系统中起着基本组件的作用。 ( 第4章介绍了Verilog HDL的基本语法及简单设计的建模方法。 ( ?5.5节～5.7节的综合实例，介绍了EDA工具Libero IDE的使用方法。本章所有综合和验证均基于Libero IDE环境实现。 阅读指南： ( 本章讲述内容对应第2章的知识，把相应组合逻辑电路的功能通过Verilog HDL语言进行实现。对每个电路设计的基础知识和理解请参考第2章。 ( 本章多处对同一个设计提供了多种设计思路和实现方法，并不是所有都是最优的方法，只是方便对比和学习。读者可根据情况选择合适的方法。 ( ?6.9节中设计了多个综合例子(第2章中没有与这些例子相对应的设计)，这些例子综合性强，相对较难理解但却很实用，对于想进入数字系统设计实践阶段的读者来说很有实际意义。 5种基本的2输入门电路：与、或、异或、与非、或非。 module gates(a,b,y1,y2,y3,y4,y5); input a,b; output y1,y2,y3,y4,y5; // 连续赋值语句一般用于描述组合逻辑 assign y1=ab; // 与 assign y2=a|b; // 或 assign y3=a^b; // 异或 assign y4=~(ab); // 与非 assign y5=~(a|b); // 或非 endmodule 6.1.2 基本逻辑门电路的综合 在Synplify综合工具中进行综合操作，将前述Verilog程序转化为门级电路。电路图由综合工具自动生成，点击Synplify的工具栏按钮，可查看“RTL View”。 6.1.3 测试平台设计 基本逻辑门电路测试平台的代码设计如下，针对不同阶段(综合前设计仿真、综合后仿真、布局布线后仿真)的验证，测试平台是一样的。 `timescale 1ns/1ns module testbench (); reg a,b; wire y1,y2,y3,y4,y5; gates test_gates(a,b,y1,y2,y3,y4,y5); // 调用前述的gates模块，按端口连接 initial begin // a，b的值将按00-01-11-10的顺序产生 a=0;b=0; #10 b=1; #10 a=1; #10 b=0; #10; end endmodule 6.1.4 基本逻辑门电路的验证 功能验证即前述的综合前仿真，在暂时不考虑延迟等因素的情况下，通过仿真验证功能设计是否正确。 6.2 编 码 器 6.2.1 8-3编码器(一) 1．使用Verilog进行描述 8-3编码器，无优先级，带输出使能端EO(低电平有效)。 module encoder8_3_1(DataIn, EO, Dataout); input [7:0] DataIn; output EO; output [2:0] Dataout; reg [2:0] Dataout; reg EO; integer I; always @ (DataIn) // 如输入发生变化，则进行编码 begin Dataout=0; // 初始化数据，让输出为0 EO=1; // 置输出使能端EO为高电平，即无输出 for (I = 0 ; I 8 ; I = I + 1) begin if (DataIn [I]) // 逐位检查是否为1 begin Dataout= I; EO=0; // 输出结果的同时，置输出使能端EO为低电平 end end end endmodule 程序逐位(从低位到高位)对输入进行检查，如果输入信号有多位为1，则以最后一个1为准，如输入信号为，则计算过程其实有2次，最终以最高位的“1”为准，输出为111。 2．测试平台设计 `timescale 1ns/10ps module testbench_8_3encoder; reg [7:0] in; wire [