ISP器件的设计与应用Iv2….pptVIP

流水灯---设计仿真 （6）拖动counter到仿真波形里，点击restart 按钮,再点击run all 按钮，运行一段时间后点击暂停 ，就可以看到内部信号仿真图。为了查看方便，将二进制数改为10进制无符号数的形式，选择counter信号，点击右键选择radix扩展栏中的Unsigned Decimal，由图可知counter信号是在正确计数的。 流水灯---设计仿真 （8） 关闭Isim仿真器并保存。 （7）为控制Isim仿真器运行时间，可在Isim console中键入run 1us等运行控制命令，或直接利用Isim simulation break来控制Isim仿真器运行时间如图。 流水灯---创建约束 约束主要包括全局时序约束（周期约束）和管脚约束，可以使用图形化界面设置和直接编辑UCF文件两种方式。一般初学者可以采用图形化界面设置的方式，比较直观，软件自动生成相关的约束而不需要手动编辑；如果是有一定经验的设计人员，对约束语法比较熟悉，且会涉及到一些高级约束时，则可以考虑使用直接编辑UCF文件的方式或者两种方法相结合。 流水灯---创建约束---图形化界面设置方式 （1） 选中Implmentation,点击顶层文件led(led.v)，打开Process窗口，找到User Constraints，双击Creat Timinng Constraints,如果出现对话框问是否创建UCF文件,选Yes. 流水灯---创建约束---图形化界面设置方式 （2）在弹出的Constraint Type窗口中选择Clock Domains 流水灯---创建约束---图形化界面设置方式 （3）双击clk;打开进入时钟设定界面，设置相应参数，因为开发板提供的系统时钟为50MHz，所以设置时钟的周期为20ns，上升沿有效，占空比设为50% （4） 点击Create并点击OK，保存后再关闭Timing Constraints界面。---完成了系统时钟周期约束 流水灯---创建约束---图形化界面设置方式 （5）开始管脚约束：回到Process窗口选择User Constraints中的I/O Pin Planning（PlanAhead）- Post-Synthesis，双击打开PlanAhead界面（本过程需要一定时间，视计算机配置要1分钟左右）。（如果出现对话框问是否将所做修改保存到ucf文件，点击Yes） 流水灯---创建约束---图形化界面设置方式 （6）在打开的PlanAhead中对管脚进行设定，我们先找到I/O Ports窗口中的clk端口 流水灯---创建约束---图形化界面设置方式 （7）鼠标点在Site，在下拉窗口中选择B8（管脚位置参考BASYS2使用手册及表4.2.1）。I/O Std默认是LVCMOS25，驱动强度Drive Strength默认是12mA，翻转速率Slew Type默认是Slow，因时钟变化速度比较快将Slew Type属性其改为FAST。 流水灯---创建约束---图形化界面设置方式 （8）其他端口也是类似操作，最终的端口设定如下图所示。 选择reset 为拨码开关SW0；其管脚位置为P11; 选择LED0~ LED3 为LD0~ LD3；其管脚位置分别为M5，M11，P6，P7 注：如果更换了开发板，管脚约束会发生变化。这时代码可以不用修改，直接在PlanAhead图形化界面中对site做重新定义，具体参考实际板子的管脚分配说明。 * 返回 ISP器件的设计与应用I 一、实验目的 二、实验原理 三、设计举例---流水灯 五、实验报告要求 四、实验内容与要求 一、实验目的 了解并掌握采用可编程逻辑器件实现数字电路与系统的方法； 学习并掌握采用Xilinx_ISE 软件开发可编程器件的过程； 学习使用verilog HDL描述数字逻辑电路与系统的方法; 掌握分层次、分模块的电路设计方法，熟悉使用可编程器件实现数字系统的一般步骤。 二、实验原理 ——传统数字系统设计流程 设计目标 人工给出真值表 人工化简卡诺图 得到最简表达式 人工使用LSI电路实现 系统调试和验证 二、实验原理 ——现代数字系统设计流程 设计目标 设计输入 编译、功能级仿真 逻辑综合 时序仿真 系统调试与验证 entity lab1 is port(a,b,c : in std_logic; y : out std_logic); end lab1; architecture rtl of lab1 is begin y=a or (c and b); end rtl; 配置文件加载后，用 示波器、逻辑分析 仪、软件程序观察 设计仿真 转换(Translate) 映射(Map