第四章CMOS数字集成电路重点解析.ppt

下载文档 降价啦

122
0
约3.49万字
约 218页
2016-04-25 发布于湖北
举报
版权申诉
保障服务

第四章CMOS数字集成电路重点解析.ppt

1、本文档共218页，可阅读全部内容。
2、原创力文档（book118）网站文档一经付费（服务费），不意味着购买了该文档的版权，仅供个人/单位学习、研究之用，不得用于商业用途，未经授权，严禁复制、发行、汇编、翻译或者网络传播等，侵权必究。
3、本站所有内容均由合作方或网友上传，本站不对文档的完整性、权威性及其观点立场正确性做任何保证或承诺！文档内容仅供研究参考，付费前请自行鉴别。如您付费，意味着您自己接受本站规则且自行承担风险，本站不退款、不进行额外附加服务；查看《如何避免下载的几个坑》。如果您已付费下载过本站文档，您可以点击这里二次下载。
4、如文档侵犯商业秘密、侵犯著作权、侵犯人身权等，请点击“版权申诉”（推荐），也可以打举报电话：400-050-0827(电话支持时间：9:00-18:30)。

* * * * * * * * * * * * * * * * * * * * * * * * * * * * * * * * * * * * * * * * * * * * * * * * * * * * * * * * * * * * * * * * * * * * * * * * * * * * * * * * * * * * * * * * * * * * * * * * * * * * * * * * * * * * * * * * * * * * * * * * * * * * * * * * * * * * * * * * * * * * * * * * * * 韩良 * 4.8.2逐位进位（串行进位）加法器(1)基本结构最终进位信号产生速度慢，因此适用于位数不多、速度要求不高的加法运算。 A0 B0 A1 B1 A2 B2 A3 B3 A4 B4 A5 B5 S0 S1 S2 S3 S4 S5 C-1 C0 C1 C2 C3 C4 C5 全加器全加器全加器全加器全加器全加器 * 韩良 * 4.8.2逐位进位（串行进位）加法器(2)提高速度措施 ①合理设计器件尺寸 ②合理设计电路结构（例如进位输入靠近输出） ③利用全加器的反相特性，省去进位反相器 A0 B0 A1 B1 A2 B2 A3 B3 A4 B4 A5 B5 S0 S1 S2 S3 S4 S5 C-1 C0 C1 C2 C3 C4 C5 A Ci Ci Si VDD VDD VDD B A B C A B C B VDD A B C A B C C B A A B C * 韩良 * CI A B S CO 0 0 0 0 0 0 0 1 1 0 0 1 0 1 0 0 1 1 0 1 1 0 0 1 0 1 0 1 0 1 1 1 0 0 1 1 1 1 1 1 4.8.3超前进位加法器（先行进位） (1)原理 * 韩良 * 4.8.3超前进位加法器（先行进位） (1)原理令：Gk=Ak?Bk Pk=Ak+Bk 则：Ck= Ak?Bk + (Ak+Bk ) ? Ck-1 = Gk + Pk ? Ck-1 因而有：Ck= Gk+Pk?(Gk-1+Pk-1?Ck-2) = Gk+Pk?Gk-1+Pk?Pk-1?Ck-2 = Gk+Pk?Gk-1+Pk?Pk-1?Gk-2+Pk?Pk-1?Pk-2?Ck-3 = …… (只与原始数据A、B、C有关) 由此可见，任何一位的进位输出只与原始输入信号有关，无论位数增加多少，各位进位生成逻辑级数相同，几乎同时产生，速度快。 * 韩良 * 4.8.3超前进位加法器（先行进位） (2)图示 * 韩良 * 4. 8.3超前进位加法器（先行进位） (3)串并结合位数过多时，随着位的增高器件明显增加，较高位的进位信号产生速度也会受到影响。因此，为数较多时通常采用串并结合方式。 4 位超前进位加法器 0 C 4 C 8 C 4 1 ~ A A 1 Sum 2 Sum 3 Sum 4 Sum 5 Sum 6 Sum 7 Sum 8 Sum 4 1 ~ B B 8 5 ~ A A 8 5 ~ B B 12 C 16 C 12 9 ~ A A 9 Sum 10 Sum 11 Sum 12 Sum 13 Sum 14 Sum 15 Sum 16 Sum 12 9 ~ B B 16 13 ~ A A 16 13 ~ B B 4 位超前进位加法