秦晓飞系列-EDA技术及应用-第5章时序电路的Verilog设计重点解析.pptVIP

* * * * * 5.4可预置型计数器设计 5.4.3 异步清0加载计数器 5.4可预置型计数器设计 5.4.4 同步清0加载计数器 谢谢！ * * * * * * * * * * * * * * * * * * * * * * * * * * * * * 第5章 时序电路的Verilog设计 主讲教师：秦晓飞上海理工大学光电学院 第5章 时序电路的Verilog设计 §5.1 基本时序元件的Verilog表述 §5.2 二进制计数器及其Verilog表述 §5.3 移位寄存器的Verilog表述与设计 §5.4 可预置型计数器设计 §5.5 时序电路硬件设计与仿真示例（实验） 5.1 基本时序元件的Verilog表述 5.1基本时序元件的Verilog表述 基本时序元件 锁存器 触发器 D触发器 JK触发器 T触发器 5.1.1 基本D触发器及其Verilog表述 5.1.1 基本D触发器及其Verilog表述 时序电路通常都是由过程语句always语句来描述。 时序电路 5.1基本时序元件的Verilog表述 边沿敏感型 电平敏感型 使用posedge、negedge表述 不使用posedge、negedge表述 5.1基本时序元件的Verilog表述 5.1.2 用UDP表述含有异步复位的D触发器 用UDP构建时序电路多用于仿真研究，实际中用的很少。 5.1基本时序元件的Verilog表述 5.1.3 含有异步复位和时钟使能的D触发器及其Verilog表述 RST是电平敏感信号， 为什么用negedge表述？？ 5.1基本时序元件的Verilog表述 5.1.4 含有同步复位控制的D触发器及其Verilog表述 5.1基本时序元件的Verilog表述 5.1.4 含有同步复位控制的D触发器及其Verilog表述 采用条件赋值语句 可不写 5.1基本时序元件的Verilog表述 5.1.5 基本锁存器及其Verilog表述 这个电路是时序电路还是组合电路？？ 5.1基本时序元件的Verilog表述 5.1.5 基本锁存器及其Verilog表述 这个电路仍然是时序电路，只不过不是沿触发型的，而是电平触发型的。 与组合电路相比，电平触发型时序电路的特点： （1）从逻辑结构讲：组合逻辑+反馈； （2）从Verilog代码讲：使用不完整的条件语句； （3）从电路本质上讲：具有存储功能。 由于电平触发电路通常由组合逻辑+反馈的结构构成，而不是由基本时序模块（触发器、寄存器）组成，因此电平触发电路通常比沿触发电路耗费更多的逻辑资源。 5.1基本时序元件的Verilog表述 5.1.6 含清0控制的锁存器及其Verilog表述 5.1基本时序元件的Verilog表述 5.1.7 异步时序电路的Verilog表述特点 构成时序电路的过程称为时钟过程，一个时钟过程只能构成对应单一时钟信号的时序电路。即使构成的是多触发器时序电路，各触发器电路应使用同一单一的时钟信号。 异步逻辑设计必须采用多个时钟过程语句来构成。例5-11是一个异步时序电路示例。需要注意的是：这个电路虽然结构上异步的，但通过Q1将两个触发器联系起来，信号的变化时序本质上是同步的。 5.1基本时序元件的Verilog表述 5.1.8 时钟过程表述的特点和规律 敏感信号列表中含有posedge或negedge时，选择性的改变敏感信号列表是会影响综合结果的。 边沿触发型时序模块的Verilog设计，应遵循以下规律： （1）如果某信号A被定义为沿触发时钟信号，则必须在敏感信号表中给出对应的posedge或negedge的表述；并且always过程结构中不能再出现信号A。 （2）敏感信号表中不允许出现混合信号； 5.1基本时序元件的Verilog表述 5.1.8 时钟过程表述的特点和规律 （3）如果某信号B被定义为对应于时钟的电平敏感的异步控制信号，则除了在敏感信号表中给出对应的posedge B或negedge B的表述外，还必须要在always过程结构中明示信号B的逻辑行为，如例5-4。这种表述上是边沿型，电路性能上是电平敏感型的结构，是Verilog异步控制边沿触发型时序电路编程的约定俗成的形式。 （4）若某变量（如RST）被定义为异步低电平敏感信号，则在always过程结构中的if条件语句，应对RST低电平有效这