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* 3.5 并行存储器 二、多模块交叉存储器：一个由若干个模块组成的主存储器是线性编址的。这些地址在各模块中如何安排，有两种方式：一种是顺序方式，一种是交叉方式 * 3.5 并行存储器 假设有n个存储体，每个存储体的容量为m个存储单元 顺序方式： 每个存储体内的地址 片选，存储体选择 * 3.5 并行存储器 1、顺序方式 [例]M0－M3共四个模块，则每个模块8个字 顺序方式：? M0：0—7 ????????????? M1：8－15 ??????????????? M2：16－23 ??????????????? M3：24－31 5位地址组织如下： X X??? X X X 高位选模块，低位选块内地址 特点：某个模块进行存取时，其他模块不工作，优点是某一模块出现故障时，其他模块可以照常工作，通过增添模块来扩充存储器容量比较方便。缺点是各模块串行工作，存储器的带宽受到了限制。 * 3.5 并行存储器 2、交叉方式 （可以实现多模块流水式并行存取） 每个存储体内的地址 片选，存储体选择 * 3.5 并行存储器 [例]M0－M3共四个模块，则每个模块8个字 交叉方式： ??????????????? M0：0，4,...除以4余数为0 ??????????????? M1：1，5,...除以4余数为1 ??????????????? M2：2，6,...除以4余数为2 ??????????????? M3：3，7,...除以4余数为3 5位地址组织如下： X X X??? X X 高位选块内地址，低位选模块 特点：连续地址分布在相邻的不同模块内，同一个模块内的地址都是不连续的。优点是对连续字的成块传送可实现多模块流水式并行存取，大大提高存储器的带宽。使用场合为成批数据读取。 * 3.5 并行存储器 3、多模块交叉存储器的基本结构 右图为四模块交叉存储器结构框图。主存被分成4个相互独立、容量相同的模块M0，M1，M2，M3，每个模块都有自己的读写控制电路、地址寄存器和数据寄存器，各自以等同的方式与CPU传送信息。在理想情况下，如果程序段或数据块都是连续地在主存中存取，那么将大大提高主存的访问速度。 * 3.5 并行存储器 通常在一个存储器周期内，n个存储体必须分时启动，则各个存储体的启动间隔为 （n为交叉存取度） 整个存储器的存取速度有望提高n倍 * 例5 设存储器容量为32字，字长64位，模块数m=4，分别用顺序方式和交叉方式进行组织。存储周期T=200ns，数据总线宽度为64位，总线传送周期=50ns。若连续读出4个字，问顺序存储器和交叉存储器的带宽各是多少? 解：顺序存储器和交叉存储器连续读出m=4个字的信息总量都是： q=64b×4=256b 顺序存储器和交叉存储器连续读出4个字所需的时间分别是： t2=mT=4×200ns=800ns=8×10-7s t1=T+(m-1)=200ns+350ns=350ns=35×10-7s 顺序存储器和交叉存储器的带宽分别是： W2=q/t2=256b÷(8×10-7)s=320Mb/s W1=q/t1=256b÷(35×10-7)s=730Mb/s * 二模块交叉存储器举例 * 二模块交叉存储器举例 * * 3.3 DRAM存储器 [例4] CDRAM内存条组成实例。 一片CDRAM的容量为1M×4位，8片这样的芯片可组成1M×32位4MB的存储模块，其组成如下图所示。 * 3.3 DRAM存储器 七、DRAM主存读/写的正确性校验 DRAM通常用做主存储器，其读写操作的正确性与可靠性至关重要。为此除了正常的数据位宽度，还增加了附加位，用于读/写操作正确性校验。增加的附加位也要同数据位一起写入DRAM中保存。其原理如图所示。 DDR DDR SDRAM最早是由三星公司于1996年提出，由日本电气、三菱、富士通、东芝、日立、德州仪器、三星及现代等八家公司协议订立的内存规格，并得到了AMD、VIA与SiS等主要芯片组厂商的支持。它是SDRAM 的升级版本，因此也称为「SDRAM II」。其最重要的改变是在界面数据传输上，他在时钟信号的上升沿与下降沿均可进行数据处理，使数据传输率达到SDR(Single Data Rate)SDRAM 的2倍。至于寻址与控制信号则与SDRAM相同，仅在时钟上升沿传送。 DDR II 内存标准规范制订组织JEDEC（电子设备工程联合委员会）早在在1998年4月就开始进行DDR II相关标准的工作了，而且那个时候DDR标准还没有完全制订完毕。其最终标准已经与2003年正式制订 。针对PC等市场的DDR-II内存将拥有4