实验十八位同步提取实验详解.doc

实验十八 位同步提取实验 一、实验目的 掌握用滤波法提取位同步信号的原理及其对信息代码的要求。 掌握用数字锁相环提取位同步信号的原理及其对信息代码的要求。 掌握位同步器的同步建立时间、同步保持时间、位同步信号同步抖动等概念。 二、实验内容 观察滤波法提取位同步信号各观测点波形。 观察数字锁相环的失锁状态和锁定状态。 观察数字锁相环锁定状态下位同步信号的相位抖动现象及相位抖动大小与固有频差的关系。 观察数字锁相环位同步器的同步保持时间与固有频差之间的关系。 三、实验器材 信号源模块 一块 ⑥号模块 一块 ⑦号模块 一块 20M双踪示波器 一台 频率计（选用） 一台 四、实验原理 位同步锁相法的基本原理和载波同步的类似。在接收端利用鉴频器比较接收码元和本地产生的位同步信号的相位，若两者相位不一致（超前或滞后），鉴相器就产生误差信号去调整位同步信号的相位，直至获得准确的位同步信号为止。前面讨论的滤波法原理图中，窄带滤波器可以是简单的单调谐回路或晶体滤波器，可以是锁相环路。 我们把采用锁相环来提取位同步信号的方法称为锁相法。下面介绍在数字通信中常采用的数字锁相环法提取位同步信号的原理。 数字锁相环(DPLL)是一种相位反馈控制系统。它根据输入信号与本地估算时钟之间的相位误差对本地估算时钟的相位进行连续不断的反馈调节，从而达到使本地估算时钟相位跟踪输入信号相位的目的。DPLL 通常有三个组成模块： 数字鉴相器(DPD)、数字环路滤波器(DLF)、 数控振荡器(DCO)。根据各个模块组态的不同， DPLL 可以被划分出许多不同的类型。根据设计的要求，本实验系统采用超前滞后型数字锁相环(LL－DPLL)作为解决方案， 图18-3是其实现结构。在LL－ DPLL中，DLF 用双向计数逻辑和比较逻辑实现，DCO 采用加扣脉冲式数控振荡器。这样设计出来的DPLL具有结构简洁明快，参数调节方便，工作稳定可靠的优点。 六、实验步骤 锁相环法位同步提取 将信号源模块上S5拨为“1010”，拨动拨码开关S1、S2、S3，使“NRZ”输出的24位NRZ码设置10101010模块7上的S2拨为“0110”，即提取时钟选512K。 在电源关闭的状态下，依照下表完成连线： 源端口 目的端口 连线说明 信号源：NRZ（32K） 模块7：DIN 32KNRZ码输入同步提取 * 检查连线是否正确，检查无误后打开电源 以信号源模块“CLK2”的信号为内触发源，用示波器双踪观察模块7上“BS”波形，并与原始时钟CLK2相比较。 把信号源模块上的S1拨S2、S3不变，用示波器双踪同时观察“NRZ” 和模块7上“ABSVAL”两点的波形。（结果可以看到，“NRZ”连零时“ABSVAL”为0，“NRZ”有跳变时“ABSVAL”为1） 用示波器双踪同时观察“NRZ” 和模块7上“SIGN”两点的波形，可以观察到“SIGN”和“NRZ”相位超前滞后的情况。 用示波器双踪同时观察模块7上“INSERT”和“DEDUCT”两点的波形，可以观察到插入脉冲和扣除脉冲信号交替的给出。 实验结束关闭电源，拆除连线，整理实验数据及波形完成实验报告。 七、实验思考题 数字锁相环固有频差为△f，允许同步信号相位抖动范围为码元宽度Ts的η倍，求同步保持时间tc及允许输入的NRZ码的连“1”或连“0”个数的最大值。 答：同步保持时间：tc＝1/△f K，允许输入的NRZ码的连“1”或连“0”个数的最大值为η。 2、数字锁相环同步器的同步抖动范围随固有频差增大而增大，试解释此现象。 答：由公式tc＝1/△f K，当固有频差增大时，同步保持时间减小，那么抖动范围就增大。 3、若将AMI码或HDB3码整流后作为数字锁相环位同步器的输入信号，能否提取出位同步信号？为什么？对这两种码的连“1”个数有无限制？对AMI码的信息代码中连“0”个数有无限制？对HDB3码的信息代码中连“0”个数有无限制？为什么？ 答：可以提取位同步信号，因为整流后的AMI码或HDB3码为NRZ码，自然可以提取。对这两种码连“1”个数有限制，对AMI码的信息代码中连“0”个数有限制，