数字信号处理实验—学生解析.docVIP

—— 数字信号处理实验 指导书 电子与信息工程教研室 2006年9月 实验系统介绍 1 调试软件安装说明 8 硬件安装说明 13 实验一 卷积（Convovle）算法实验 15 实验二 快速傅立叶变换（FFT）算法实验 18 实验系统介绍 实验系统硬件组成 该实验系统其硬件资源主要包括： CPU单元 数字量输入输出单元 存储器及信号扩展单元 BOOTLOADER单元 语音模块和液晶模块 CPLD接口 A/D和D/A转换单元 信号源单元 温控单元 步进电机 直流电机 键盘接口 电源模块 系统功能框图 主要功能模块介绍 CPU单元 CPU单元包括CPU1、CPU2两块可以更换的CPU板，可根据需要，通过按键K10选择不同种类的CPU板。 数字量输入输出单元 8bit的数字量输入（由八个带自锁的开关产生），通过74LS244缓冲；8bit的数字量输出（通过八个LED灯显示），通过74LS273锁存。数字量的输入输出都映射到CPU的IO空间。 数字量显示的八个LED数码管，通过HD7279控制。 存储器及信号扩展单元 在该实验板上，使用的存储器接口芯片是ISSI公司的IS61C256，它具有以下特点： 访问速度10、12、15、20、25ns可选； 低功耗：400mW（典型）； 低静态功耗 -250μW（典型）CMOS器件； -55mW（典型）TTL器件； 全静态操作，无需时钟或刷新； 输入输出和TTL电平兼容； 单5V供电。 静态存储器分为两个部分,一部分是32K×16bit的程序存储器（地址为8000H～0FFFFH）芯片序号U20、U21和32K×16bit的数据存储器（地址为0000H～7FFFH）芯片序号U22、U23。根据选择不同类型的CPU分别映射到相应地址的程序空间和数据空间。 语音处理单元 语音CODEC采用TLC320AD50芯片。该芯片采用sigma-delta技术提供高精度低速信号变换，有两个串行同步变换通道、D/A转换前的差补滤波器和A/D变换后的滤波器。其他部分提供片上时序和控制功能。Sigma-delta结构可以实现高精度低速的数模／模数转换。芯片的各种应用软件配置可以通过串口来编程实现。主要包括：复位、节电模式、通信协议、串行时钟速率、信号采样速率、增益控制和测试模式。最大采样速率22.05kb/s,采样精度16bit。 语音处理单元由语音输入模块、TLC320AD50模块、输出功率模块组成。语音输入模块采用偏置和差动放大技术，并经过滤波和处理后将输入到语音编解码芯片TLV320AD50，前端输入的电压范围为-2.5V－+2.5V。经过变换后输入到AD50的芯片的差动信号范围为0－5V。TLC320AD50C作为主方式，通过DSP的MCBSP0口进行通信。 音频信号通过D/A转换后输出，由于TLC320AD50输出的是差动信号，因此首先经过差动放大，然后可以推动功率为0.4W的板载扬声器，也可以接耳机输出。 语音处理单元原理框图 语音处理单元接口说明： J14：音频输入端子，可输入CD、声卡、MP3、麦克风等语音信号。 J15：音频输出端子，可接耳机、音箱。 J3/ J1：语音处理单元输入/输出信号接口 J6： 地 语音处理单元拨码开关说明： S1：拨码开关： 码位 备注 1 ON：OFF： 2 ON：OFF： 缓冲串口时钟关断； S2：拨码开关 码位 备注 1 ON：直流量输入，OFF：交流量输入，缺省设置 2 ON：扬声器输出; OFF：扬声器关闭，缺省设置 语音处理单元可调电位器说明： “输入调节”： 逆时针 音量变大 顺时针 音量变小 “输出调节”： 逆时针 音量变大 顺时针 音量变小 CPLD接口 采用XILINX公司的XC95144XL芯片，完成译码和时序控制。JTAG4为CPLD下载接口。可用XILINX公司的软件，通过并口下载电缆对CPLD在线编程。 JTAG4 CPLD下载口定义 JTAG1 引脚序号 JTAG功能组 相关说明 1 TCK 时钟 2 NC 空脚 3 TMS 模式控制 4 GND 地 5 TDI 数据输入 6 NC 空脚 7 TDO 数据输出 8 GND 地 9 +5V 电源 10 +5V 电源 D2、D3为CPLD工作指示灯 ，正常工作时D2、D3点亮。CPU1复位时， D3不亮，CPU2复位时，D2不亮。 D/A转换单元 数模转换采用DAC08芯片，分辨率8位，精度1LSB，转换时间可达85ns 。DAC08可以应用在8-bit, 1us A/D变换，伺服电机、波形发生、语音编码、衰减器、可编程功率变换器、CRT显示驱动、高速modems 以及其他要求低成本、高速等多功