实验三38译码器解析.docVIP

实验序号 实验题目 实验三 3/8译码器 实验时间 实验室 实验元件（元件型号；引脚结构；逻辑功能；引脚名称） 1、SAC-DS4数字逻辑电路实验箱 1个 2、万用表 1块 3、74LS138译码器 2片 4、74LS20 双四输入与非门 1片 （1）74LS138引脚结构及逻辑功能 （2）74LS208引脚结构及逻辑功能 2．实验目的 掌握中规模集成电路译码器的工作原理及逻辑功能。 2、学习译码器的灵活应用。 3． 实验电路原理图及接线方法描述： （1）译码器逻辑功能测试电路图 （2）用两片74LS138组成4-16线译码器电路图 （3）利用译码器组成全加器线路电路图 4．实验中各种信号的选取及控制（电源为哪些电路供电；输入信号的分布位置；输出信号的指示类型；总结完成实验条件） （1）译码器逻辑功能测试 74LS138管脚图见附录，其与非门组成逻辑图见图5-1。 图5-1 控制输入端S1=1，S2=S3=0，译码器工作，否则译码器禁止，所有输出端均为高电平。 按图5-2接线。 图5-2 （2）用两片74LS138组成4-16线译码器 按图5-3接线，利用开关改变输入D0-D3的状态，借助指示灯或万用表监测输出端，记入表5-2中，写出各输出端的逻辑函数。 图5-3 （3）利用译码器组成全加器线路 用74LS138和74LS20按图5-4接线，74LS20芯片14脚接 +5v,7脚接地.利用开关改变输入Ai、Bi、Ci-1的状态，借助指示灯或万用表观测输出Si、Ci的状态，记入表5-3中，写出输出端的逻辑表达式。 图5-4 5．逻辑验证与真值表填写 （1）译码器逻辑功能测试真值表 输 入 输 出 S1 S2 S3 A2 A1 A0 Q0 Q1 Q2 Q3 Q4 Q5 Q6 Q7 0 Φ Φ Φ Φ Φ 1 1 1 1 1 1 1 1 Φ 1 1 Φ Φ Φ 1 1 1 1 1 1 1 1 1 0 0 0 0 0 0 1 1 1 1 1 1 1 1 0 0 0 0 1 1 0 1 1 1 1 1 1 1 0 0 0 1 0 1 1 0 1 1 1 1 1 1 0 0 0 1 1 1 1 1 0 1 1 1 1 1 0 0 1 0 0 1 1 1 1 0 1 1 1 1 0 0 1 0 1 1 1 1 1 1 0 1 1 1 0 0 1 1 0 1 1 1 1 1 1 0 1 1 0 0 1 1 1 1 1 1 1 1 1 1 0 （2）用两片74LS138组成4-16线译码器真值表 输 入 输 出 D3 D2 D1 D0 Q0 Q1 Q2 Q3 Q4 Q5 Q6 Q7 Q8 Q9 Q10 Q11 Q12 Q13 Q14 Q15 0 0 0 0 0 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 0 0 0 1 1 0 1 1 1 1 1 1 1 1 1 1 1 1 1 1 0 0 1 0 1 1 0 1 1 1 1 1 1 1 1 1 1 1 1 1 0 0 1 1 1 1 1 0 1 1 1 1 1 1 1 1 1 1 1 1 0 1 0 0 1 1 1 1 0 1 1 1 1 1 1 1 1 1 1 1 0 1 0 1 1 1 1 1 1 0 1 1 1 1 1 1 1 1 1 1 0 1 1 0 1 1 1 1 1 1 0 1 1 1 1 1 1 1 1 1 0 1 1 1 1 1 1 1 1 1 1 0 1 1 1 1 1 1 1 1 1 0 0 0 1 1 1 1 1 1 1 1 0 1 1 1 1 1 1 1 1 0 0 1 1 1 1 1 1 1 1 1 1 0 1 1 1 1 1 1 1 0 1 0 1 1 1 1 1 1 1 1 1 1 0 1 1 1 1 1 1 0 1 1 1 1 1 1 1 1 1 1 1 1 1 0 1 1 1 1 1 1 0 0 1 1 1 1 1 1 1 1 1 1 1 1 0 1 1 1 1 1 0 1 1 1 1 1 1 1 1 1 1 1 1 1 1 0 1 1 1 1 1 0 1 1 1 1 1 1 1 1 1 1 1 1 1 1 0 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 0 （3）利用译码器组成全加器线路真值表