数字逻辑-多功能数字钟-课程设计报告解析.docVIP

数字逻辑电路 —课程设计报告 学院：计算机科学与通信工程学院 专业：班级： 学号： a计时模块VHDL源程序: 计时模块主要完成正常计时功能，它通过小时分钟和秒的关系来完成计时。即由两个模60的计数器和一个模24的计数器，经过联合来完成，其联系模块可在顶层图中看出。计时模块的VHDL源程序为： library ieee; use ieee.std_logic_1164.all; use ieee.std_logic_unsigned.all; entity cnt60_31 is -----分和秒的计数 port (clk:in std_logic; clear:in std_logic; c:out std_logic; k1,k0:out std_logic_vector(3 downto 0)); end cnt60_31; architecture cnt of cnt60_31 is signal q1,q0:std_logic_vector(3 downto 0); begin process(clk,clear) begin if(clear=1)then q1=0000;q0=0000;c=0; else if(clkevent and clk=1)then if(q1=0101 and q0=1001)then-----到59 q1=0000;q0=0000;c=1; elsif(q10101 and q0=1001)then q0=0000;q1=q1+1;c=0; elsif(q01001) then q0=q0+1; end if; end if; end if; k1=q1; k0=q0; end process; end cnt; library ieee; use ieee.std_logic_1164.all; use ieee.std_logic_unsigned.all; entity hour24_31 is port (clk:in std_logic; h1,h0:out std_logic_vector(3 downto 0)); end hour24_31; architecture hour of hour24_31 is signal q1,q0:std_logic_vector(3 downto 0); begin process(clk) begin if(clkevent and clk=1)then if(q1=0010 and q0=0011)then q1=0000;q0=0000; elsif(q0=1001)then q0=0000;q1=q1+1; else q0=q0+1; end if; end if; h1=q1; h0=q0; end process; end hour; 2校时模块： a 校时模块最初的图形： 3整点报时模块： a整点报时模块VHDL源程序: 此模块主要完成 整点的报时功能。它通过对预设的时间和计时的时间的比较来完成整点报时，当计时到达59分50秒时开始报时，在59分50、52、54、56、58秒鸣叫，鸣叫声频为500Hz。到达59分60秒时为最后一声整点报时。整点报时的频率为1Kz。该模块的VHDL代码为： library ieee; use ieee.std_logic_1164.all; use ieee.std_logic_unsigned.all; entity alert_31 is port(m1,m0,s1,s0:in std_logic_vector(3 downto 0); siga,sigb:out std_logic); end alert_31; architecture alert