量程自动转换数字频率计的设计解析.docVIP

西北师范大学知行学院 EDA课程设计说明书 系 别 专业班级 学生姓名 学 号 指导教师 量程自动转换数字频率计的设计 一、设计目标： 设计一个3位十进制数字式频率计，其测量范围为1MHz，量程分10kHz，100kHz和1MHz三档（最大读数分别为9.99kHz，99.9kHz，999kHz）。被测信号应是一符合CMOS电路要求的脉冲或正弦波。 要求量程可根据被测量的频率大小自动转换，即当计数器溢出时，产生一个换挡信号，让整个计数时间减少为原来的1/10，从而实现换挡功能。 要求实现溢出报警功能，即当频率高于999kHz时，产生一个报警信号，点亮LED灯，从而实现溢出报警功能。 小数点位置随量程变化自动移位。 采用记忆显示方式，即计数过程中不显示数据，待计数过程结束后，显示计数结果，并将此显示结果保持到下一次计数结束。显示时间应不小于1秒。 二、设计思路及实现方案： 频率计的工作原理： 常用的测量频率的方法有两种，一种是测周期法，一种是测频率法。 测周期法需要有基准系统时钟频率Fs，在待测信号一个周期Tx内，记录基准系统时钟频率的周期数Ns，则被测频率可表示为: Fx=Fs/Ns 测频率法就是在一定时间间隔Tw(该时间定义为闸门时间)内，测得这个周期性信号的重复变换次数为Nx，则其频率可表示为: Fx=Nx/Tw 本设计采用的是直接测频率的方法。 频率计的原理框图： 频率计的系统设计可分为3位十进制计数模块，闸门控制模块，译码显示模块，可自动换挡模块和分频模块。其原理框图如下： → 其中，可自动换挡模块为闸门控制模块提供3个挡，也就是三个测量范围的基准时钟信号，通过计数器的最高位的溢出情况来判定工作在第几挡。 闸门控制模块根据基准时钟信号产生基准时钟信号周期2倍的周期使能信号，随后为锁存器产生一周期性地锁存信号，再然后为计数模块产生一周期性的清零信号。 3位十进制计数模块在使能信号和清零信号的控制下对被测信号的波形变化进行计数，若产生溢出则为自动换挡模块输出一换挡信号。 译码显示模块显示被测信号的频率。 三、设计步骤 分频模块： 输入信号为4MHZ的高频脉冲，经过分频器后得到1KHZ的脉冲。 分频器的代码如下： library ieee; use ieee.std_logic_1164.all; use ieee.std_logic_unsigned.all; entity fenping2 is port( clk : in std_logic; clk_out : out std_logic); end fenping2; architecture behavior of fenping2 is begin process(clk) variable count: integer range 0 to 1999; variable x: std_logic; begin if clkevent and clk=1 then if count1999then count:=count+1; else count:=0; x:=not x; end if; end if; clk_out=x; end process; end architecture behavior; 模块说明：clk为4MHZ时钟脉冲输入端，clk_out为1KHZ脉冲输出端。由于输入为高频信号，不易仿真且代码编译无误，这里没有给出时序波形图。 经软件编译后，得到模块为： 2.3位十进制计数模块： 3位十进制计数模块包含3个级联十进制计数器，用来对施加到时钟脉冲输入端的待测信号产生的脉冲进行计数，十进制计数器具有计数使能、清零控制和进位输出功能。用于计数的时间间隔（计数允许周期T）由闸门控制模块的控制信号发生器所产生的使能信号来控制，计数使能信号也在闸门控制模块中产生。自动换挡模块决定计数器读数的单位。 1位十进制计数器的VHDL源程序如下： library ieee; use ieee.std_logic_1164.all; use ieee.std_logic_unsigned.all; entity count10 is