1.HDL语言概述.pptVIP

Verilog 硬件描述语言 刘有耀 Email：lyyao2002@xupt.edu.cn TelQQ：253726768 电子工程学院 微电子学系 第 一讲 Verilog硬件描述语言概述 内容： 数字系统概述 硬件描述语言历史 VHDL与Verilog HDL比较 有关HDL的几个重要基本概念 Verilog HDL的设计流程 常用仿真和综合工具 Verilog HDL入门 数字系统概述 常见数字系统：微处理机系统、数字信号处理系统、数字通信系统、数字编解码和加解密电路、数字多功能智能接口等。目前数字系统单片等效逻辑门总数达到几百甚至几千万门的已较常见。 数字系统实现方法 数字系统的自顶向下模块化设计 现代数字系统设计的综合、仿真与设计验证方法 硬件描述语言历史 VHDL于1980年开始在美国国防部的指导下开发，完成于1983年，并于1987年成为IEEE的标准。当初开发这种语言，是出于美国国防部采购电子设备的需要。 通过VHDL，供应商要把自己生产的集成电路芯片的行为描述出来。如果有必要让其他厂商生产代用品，他们只需照着VHDL文档，设计出行为与其相同的芯片。 Verilog HDL是由Gateway Design Automation公司大约在1983年左右开发的。其架构同VHDL相似，主要被用来进行硬件仿真。由于是由公司内工程师开发的，更注重实用性，Verilog要比VHDL简洁得多。 Verilog HDL 于1995年成为IEEE标准，称IEEE Std 1364－1995。 HDL不是硬件设计语言  VHDL和Verilog都不是为了设计硬件而开发的，当初制订HDL语言标准的时候，并没有考虑这些代码如何用硬件来实现。因此，有些代码写起来简单，实现起来却可能非常复杂，或者就不可能实现。 HDL是Hardware Description Language的缩写，正式中文名称是“硬件描述语言”。也就是说，HDL并不是“硬件设计语言(Hardware Design Language)”。 明确VHDL和Veriglog并非是硬件设计语言，就理解不能随心所欲地写仅仅符合语法的HDL代码来设计硬件电路。设计硬件电路的HDL必须满足可综合条件。 为什么要用硬件描述语言来设计？ VHDL与Verilog HDL比较 VerilogHDL与VHDL建模能力的比较 Verilog HDL特点1 Verilog HDL是一种用于数字逻辑电路描述的语言，主要用于逻辑电路的建模、仿真和设计。 用Verilog HDL描述的电路设计就是该电路的 Verilog HDL模型。 Verilog HDL 既是一种行为描述的语言也是一种结构描述的语言。既可以用电路的功能描述也可以用元器件和它们之间的连接来建立所设计电路的Verilog HDL模型。 Verilog模型可以是实际电路的不同级别的抽象。这些抽象的级别和它们对应的模型类型共有以下五种 Verilog HDL特点2 系统级(system): 用高级语言结构实现设计模块行为的模型。（主要用于仿真） 算法级(algorithmic): 用高级语言结构实现设计算法行为的模型。（部分可综合） RTL级(Register Transfer Level): 描述数据在寄存器之间流动和处理这些数据行为的模型。（可综合） 门级(gate-level): 描述逻辑门以及逻辑门之间连接的模型。 开关级(switch-level): 描述器件中三极管和存储器件以及它们之间连接的模型。 Verilog 语言的这种多抽象级别的描述能力，使我们可以在数字系统设计的各个阶段都使用同一种语言。 Verilog HDL特点3 一个复杂电路的完整Verilog HDL模型是由若个 Verilog HDL 模块构成的，每个模块又由若干个子模块构成，便于模块化设计。 Verilog HDL可以精确地建立信号的模型。这是因为在Verilog HDL中，提供了延迟和输出强度的原语来建立精确程度很高的信号模型。。 Verilog HDL作为一种高级的硬件描述编程语言，有着类似C语言的风格。其中有许多语句如：if语句、case语句等和C语言中的对应语句十分相似，提供了各种算术运算符、逻辑运算符、位运算符。如果读者已经掌握C语言编程的基础，那么学习 Verilog HDL并不困难，我们只要对Verilog HDL某些语句的特殊方面着重理解，并加强上机练习就能很好地掌握它。 有关Verilog HDL的几个重要基本概念 逻辑综合：将HDL模块的行为描述转换成门级电路，并优化电路结构。 逻辑综合流程 仿真与验证 应用仿真工具验证HDL模块行为的过程。 仿真流程 布局布线 把用综合器