FPGA开发流程课程设计教案分析.ppt

双击 check syntax 检查 verilog 文件有无语法错误 若没有，会出现绿色的勾，有警告会出现叹号，有错误会出现红色的叉。 双击 synthesize 开始综合 添加约束文件 FPGA 设计中的约束文件有3 类：用户设计文件（.UCF 文件）、网表约束文件（.NCF 文件）以及物理约束文件（.PCF 文件），可以完成时序约束、管脚约束以及区域约束。3 类约束文件的关系为：用户在设计输入阶段编写UCF 文件，然后UCF 文件和设计综合后生成NCF 文件，最后再经过实现后生成PCF 文件。本节主要介绍UCF 文件的使用方法。 约束文件的后缀是.ucf，所以一般也被称为UCF 文件。创建约束文件有两种方法，一种是通过新建方式，另一种则是利用过程管理器来完成。 第一种方法：新建一个源文件，在代码类型中选取“Implementation Constrains File”，在“FileName”中输入文件名。单击“Next”按键进入模块选择对话框，选择需要约束的模块，然后单击“Next”进入下一页，再单击“Finish”按键完成约束文件的创建。 第二种方法：在工程管理区中，将“Source for”设置为“Synthesis/Implementation”。“Constrains Editor”是一个专用的约束文件编辑器，双击过程管理区中“User Constrains”下的“