组合电路的VHDL设计(三).ppt

3.5 乘法器及其VHDL表述 3.5.1 统计位矢中含1个数的电路模块设计 Variable（变量的定义与赋值） 赋值符号: := 与信号不同，变量的功能主要用于数据的暂存，而且只能在进程中定义变量，所以，变量无法将数据传递出进程。 3.5 乘法器及其VHDL表述 3.5.2 FOR_LOOP循环语句用法 引入了exit控制语句来控制循环的退出。 3.5 乘法器及其VHDL表述 3.5.2 FOR_LOOP循环语句用法 慎用VHDL循环语句： VHDL中的循环语句与C等软件描述语言中的循环语句有很大不同： 从RTL图可以看出，VHDL循环语句每循环一次都都将产生一个硬件模块，随着循环次数的增加，将耗费大量的硬件资源。 而C等软件语言每循环一次真正损失的只是CPU的运行时间。 3.5 乘法器及其VHDL表述 3.5.3 移位相加型乘法器的VHDL表述方法（4*4） 3.5 乘法器及其VHDL表述 3.5.4 GENERIC参数定义语句 对于一个实际器件来说，器件上的端口是有型的通道，但对VHDL描述的设计设计实体而 言，为了方便电路的构建和测试，可以定义另一种类似端口的通道，即参数的通道。 这是一种无形的通道，但却能像普通端口一样，在综合或仿真编译中接收外部的数据， 以改变电路的规模（如8*8,16*16…）或时序性质。 与端口定义类似， 一般放在端口说明语句的前面。 3.5 乘法器及其VHDL表述 3.5.5 整数数据类型 Range :给所定义的数限定范围，VHDL无法综合未限定范围的整数类型的信号或变量。 上式表述：定义Q的数据对象是信号，数据类型是整数，并限定Q的取值范围是0~15， 共16个值，可用4位二进制来表示。因此VHDL综合器自动将Q综合成由4条信号线构成 的总线方式信号：Q(3),Q(2),Q(1),Q(0) 整数常量的书写方式： 自然数： 3.5 乘法器及其VHDL表述 3.5.6 省略赋值操作符 （others=x） 是一个省略赋值操作符，它可在较多位的位矢量赋值中作省略化操作。 例1：d1=? a1=? 例2：若e=“01101”,则d1=? Quartus II 支持6种移位操作符： SLL:将位矢向左移，右边跟进的位补零，SRL则相反。 SLA、SRA:算术移位操作符，移空位用最初的首位来补。 ROL、ROR:移出的位依次填补移空的位。 3.5 乘法器及其VHDL表述 3.5.7 移位操作符 可设DIN=“110”，则译码为Y6, 即 以下为3-8译码器真值表 移位符的应用：可以十分简洁的完成3-8译码器的设计。 3.5 乘法器及其VHDL表述 3.5.8 各类运算操作对数据类型的要求 VHDL是一种强类型语言，其运算操作符对操作数有严格要求。 对于乘法操作，当操作数是std_logic_vector时，必须指定操作数是无符号还是有符号类型，即必须调用相应的程序包（std_logic_signed或std_logic_unsigned）来区别。 对于加法则无需区分，VHDL综合器自动将加法操作数当无符号数处理。 C、D:加数与被加数。 R：CD的比较结果。 RA:C与D相加的结果。 RM:C与D相乘的结果。 3.5 乘法器及其VHDL表述 3.5.8 各类运算操作对数据类型的要求 C、D:加数与被加数。 R：CD的比较结果。 RA:C与D相加的结果。 RM:C与D相乘的结果。 RA:加法运算无变化，依然按无符号数综合。 乘法运算结果有变化。 R:比较结果有变化。 3.5 乘法器及其VHDL表述 3.5.8 各类运算操作对数据类型的要求 调用的程序包不同，定义端口有区别，仿真与例3-15完全一致。 3.5 乘法器及其VHDL表述 3.5.8 各类运算操作对数据类型的要求 调用的程序包不同，定义端口有区别，仿真与例3-16完全一致。 3.5 乘法器及其VHDL表述 3.5.8 各类运算操作对数据类型的要求 3.5 乘法器及其VHDL表述 3.5.8 各类运算操作对数据类型的要求 3.5 乘法器及其VHDL表述 3.5.8 各类运算操作对数据类型的要求 3.5 乘法器及其VHDL表述 3.5.9 数据类型转换函数 数据类型转换函数（放在std_logic_1164中，这里不作讨论）的定义： 3.5 乘法器及其VHDL表述 3.5.9 数据类型转换函数 解释下列： 3.5 乘法器及其VHDL表述 3.5.9 数据类型转换函数 解释下列（利用类型