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数字时钟设计 - CPLD/FPGA应用实验 胡为 机电工程学院 测控技术与仪器 数字时钟设计 ----CPLD/FPGA应用实验 */共21页 实验内容 设计数字时钟系统 利用Quartus II软件进行综合、适配 配置CPLD 板级测试 */共21页 实验目的 掌握Verilog HDL模块的基本结构 掌握计数器的设计方法 掌握分频器的设计方法 掌握模块的调用方法 掌握基于Quartus II的CPLD/FPGA开发流程 */共21页 数字时钟 功能要求 秒钟显示 按下按键时数字时钟被复位 数字一秒钟变化一次 */共21页 数字时钟 需要的硬件资源 可编程器件（CPLD或FPGA） 数码管2个 按键 晶振（时钟信号） */共21页 CPLD开发板 开发板提供的硬件资源 数码管4个， 共阳极， 静态显示 晶振 6MHz CPLD EPM7128SLC84-15 按键3个 按下时接通低电平 */共21页 数字时钟 设计思路 秒钟利用模60的BCD码计数器实现 BCD码通过4-7译码器译码后驱动数码管显示 从开发板提供的6MHz时钟信号分频得到周期为1s的控制信号，控制计数器改变状态 */共21页 数字时钟 实现框图 */共21页 数字时钟 分频器设计 从6MHz系统时钟分频得到1Hz（周期1s）的控制信号 利用计数器实现分频 异步复位 */共21页 数字时钟 分频器设计 计数器， 模值=3000000 根据计数结果分频 分频后时钟频率为1Hz 端口定义 */共21页 数字时钟 分频器设计 利用频率为1Hz的 时钟信号产生周期 为1s的控制信号 */共21页 数字时钟 模60BCD码计数器设计 模60BCD码加法计数器 计数器分为高4位与低4位分别控制 低4位每秒钟加1，变化状态为0~9 低4位状态变化到9时，高4位加1，变化状态为0~5 异步复位 */共21页 端口定义 低4位为9时， 回复到0，同时高4位改变状态 高4位为5，则回复到0 否则高4位加1 低4位不为9时，直接加1 数字时钟 模60BCD码计数器设计 控制信号有效时进行加法操作 计数器状态为59时产生进位信号 */共21页 数字时钟 4-7译码器设计 将4位二进制代码转换为驱动数码管的7位段选信号 采用case语句实现 */共21页 利用case语句 实现译码 端口定义 数字时钟 4-7译码器设计 */共21页 数字时钟 数字时钟系统 调用分频模块、计数器模块、4-7译码器模块实现数字时钟系统 需要2位数显式秒钟，即需要2个数码管和2个4-7译码器模块 */共21页 数字时钟 数字时钟系统 端口定义 调用分频器模块产生控制 信号clk1s_rising 调用模60计数器模块，利用 控制信号clk1s_rising计数 2次调用4-7译码器模块 分别对计数器的高4位 与低4位进行译码 数字时钟设计 - CPLD/FPGA应用实验