场效应晶体管要点分析.pptxVIP

第九章场效应晶体管;MOS晶体管 MOS晶体管的匹配 浮栅晶体管 JFET晶体管;MOS晶体管;(A) 增强型NMOS (B) 增强型PMOS (C) 耗尽型NMOS (D) 耗尽型PMOS;?;?;?;N阱CMOS工艺NMOS晶体管的简化寄生模型;N阱CMOS工艺PMOS晶体管的简化寄生模型;击穿机制 雪崩击穿 穿通击穿 介质击穿 热载流子诱发阈值电压偏移 短沟道NMOS晶体管的击穿效应 穿通击穿（0.4um工艺器件）和雪崩击穿（0.6um和0.8um工艺器件）;当源/漏扩散区相对背栅正偏时，会向邻近器件的反偏结注入少子 相邻的NMOS和PMOS晶体管相互交换少子会引发CMOS闩锁效应 少子保护环可以防止闩锁效应 具有收集空穴保护环的PMOS； (B) 具有收集电子保护环的NMOS ;?;简单的自对准多晶硅栅NMOS晶体管的版图和剖面图; (A) 利用NSD、PSD和沟槽掩模层 (B) 利用NMoat和PMoat编码层;?;(A) N阱；(B) P阱；(C) 双阱;采用硼和磷实现沟道终止注入的N阱CMOS晶圆;天然(Native)晶体管 天然的阈值电压取决于栅和背栅的掺杂及栅氧化层的厚度 电流设计者也可以使用天然晶体管 经过调整的晶体管 通过对沟道区的注入可以改变MOS晶体管的阈值电压 P型注入使阈值电压正向移动 N型注入使阈值电压负向移动;(A) 天然NMOS；(B) 天然PMOS;双掺杂多晶硅CMOS晶体管的剖面图;恒定电压按比例缩小 保持晶体管工作电压不变的前提下缩小其尺寸 恒定电场按比例缩小 降低电源电压使晶体管中的电场在尺寸缩小的情况下保持恒定 大多数现代工艺都使用某种形式的恒定电场按比例缩小 光学收缩、选择性栅极尺寸收缩 按比例缩小晶体管 改善性能，寄生电容变小，开关速度变快，翻转功耗降低 应用于数字逻辑电路可得到预期效果 应用于模拟电路或混合信号电路则必须对电路性能重新评估;(A) 比例100%；(B)光学收缩至80% (C) 有选择的将绘制栅长收缩至80%;?;合并晶体管M1和M2共用一个源极;二输入与非门 (A) 原理图；(B) 版图;?;环形晶体管：(A) 方形；(B) 圆形 环形结构可以降低漏区电容与沟道宽度之比，提高开关速度;背栅接触与保护环结合用于防止闩锁效应 NMOS背栅须低于或等于源极电位；PMOS背栅须高于或等于源极电位 (A) 邻接的背栅接触孔：源极和背栅在同一电位 (B) 分离的背栅接触孔：源极和背栅在不同电位;(A) 叉指状背栅接触孔 (B) 分布式背栅接触孔;扩展电压晶体管;(A) 轻掺杂漏区(LDD)晶体管 (B) 双扩散漏区(DDD)晶体管;(A) 非对称扩展漏区结构；(B) 对称扩展漏区结构;(A) 非对称扩展漏区结构；(B) 对称扩展漏区结构;(A-B-C) 分阶段氧化技术；(D-E-F) 刻蚀再生长技术;(A) 薄氧化层晶体管；(B) 厚氧化层晶体管;?;?;矩形功率晶体管金属连线版图，箭头表示电流方向;MOS晶体管的匹配;匹配MOS晶体管 有些电路利用栅源电压匹配，如差分对 有些电路利用漏极电流匹配，如电流镜 优化电压匹配和优化电流匹配所需的偏置条件不同 可以优化MOS管的电压匹配或电流匹配，但不能同时优化二者 电压匹配 产生匹配电压的MOS电路应工作在较低的有效栅压下，≤0.1V 电流匹配 产生匹配电流的MOS电路应工作在较高的有效栅压下，≥0.3V;栅极面积 栅氧化层厚度 沟道长度调制效应 方向;?;?;方向相同的器件(A)匹配精度高于方向不同的器件(B)和(C);多晶硅刻蚀速率的变化 使硅栅MOS晶体管的栅极长度发生变化 可使用陪衬栅极以确保均匀刻蚀 扩散穿透多晶硅 杂质在多晶硅内部无法均匀扩散 杂质沿晶粒边界快速扩散；在单个晶粒内部扩散速度较慢 有源栅极上方的接触孔 有源栅极上的接触孔位置有时会引起显著的阈值电压失配 保证接触孔位于厚场氧化层上方，而不是有源栅区上方 沟道附近的扩散区 深扩散区会影响附近MOS晶体管的匹配 深扩散区尾部会延伸相当长的距离与附近MOS晶体管的沟道相交;(A) 没有陪衬栅极的MOS晶体管阵列 (B) 包括陪衬栅极的MOS晶体管阵列;多晶硅栅杂质扩散过程 (A) 杂质完全再分布之前 (B) 杂质完全再分布之后 (C) 过度退火导致杂质穿过栅氧化层;阱的绘制边界与有源栅区之间的距离;氢化作用 部分氢原子可以渗入夹层氧化物并到达氧化层-硅界面处与悬挂键结合 该反应中和了悬挂键引入的正的固定电荷，有助于减小阈值电压的变化 悬挂键的随机分布会引起阈值电压的随机波动，氢退火有助于改善阈值电压的匹配 关键匹配晶体管的有源栅区上方不应进行金属化 次要匹配晶体管应具有相同的金属化版图，从而可以允许金属穿过 填充金属 去