用VerilogHDL设计2位16进制计数器.docVIP

基于FPGA的系统设计与应用 实验二 计数器设计实验 一、实验目的： 学习计数器的设计、仿真和硬件测试方法。 二、实验内容及步骤： 1.用Verilog HDL设计2位16进制计数器，由DE2的KEY0输入计数值，在HEX1，HEX0上显示计数值。 2.使用嵌入式逻辑分析仪进行仿真； 3.将实验程序下载到DE2运行。 实验注意事项：去抖动 三、程序代码 module lib22(out1,out2,clk,rst,key); output [6:0] out1,out2; input clk,rst; input key; reg [19:0]count; reg [7:0]in; reg [6:0]out1,out2; reg C,K; reg [9:0] r1; always@(posedge clk) if(count==20d5000) begin C=~C; count=1b0; end else count=count+1b1; always @ (posedge C) begin if(r110d1000) be