毕业论文（设计）基于Verilog HDL语言的串口设计说明书.docxVIP

基于Verilog HDL语言的串口设计 串口Verilog HDL代码： //串口 module trans(clk,rst,en,TxD_data,Wsec,RxD,TxD,TxD_busy,rcven,RxD_data);//时钟50MHz input clk,rst,en; //en时发送数据使能 input [7:0]TxD_data; //发送数据输入 input [2:0]Wsec; //波特率调节0-2400；1-4800；2-9600；3-14400；4-19200；5-38400；6-115200；7-128000 input RxD; //接收数据输入端 output TxD,TxD_busy,rcven;//发送，发送忙，接收结束标志输出 output [7:0]RxD_data;//接收数据输出 wire Baud1,Baud8; reg [7:0]addwire;//RAM地址连线 reg [7:0]data; wire[7:0]AD_t;//读取RAM数据的地址用于发送 wire[7:0]AD_r;//接收的数据存储在RAM中的地址 wire [7:0]datawire;//数据连线 //发送例化 trans_t tt1(.clk_t(clk),.rst_t(rst),.en_t(en),.BTI_t(B