基于FPGA的图像采集系统设计郎杰史文浩组教程分析.docVIP

电子信息工程专业 专业综合课程设计 基于FPGA的图像采集系统设计 学 院（系）： 信息与通信工程 专 业： 电子信息工程 学 生 姓 名： 郎杰 史文浩 学 号： 2012131410、2012131414 指 导 教 师： 宋修锐 完 成 日 期： 2015.10.30 大连民族大学 目 录 1 设计指标及要求 1 1 1.2 基本要求 1 2 系统硬件电路设计 2 2 2.1.1 产品简介 2 2.1.2 电源电路 5 2.1.3 时钟电路. 5 2.1.4 复位电路 6 2.1.5 配置/下载接口. 6 2.1.6 配置电路. 7 2.1.7 LED电路 7 2.2 摄像头模块 8 2.2.1 OV7670简介 8 2.2.2 工作原理 9 2.2.3 OV7670的存储与读取 10 2.3 液晶模块 10 2.3.1 产品简介 10 2.3.2 工作原理 11 3 系统软件设计 13 14 4.1 数据采集与存储 14 4.2 数据处理与显示 14 结 论 15 参 考 文 献 16 附录二 实物照片 18 系统完整程序代码 20 设计指标及要求 2 系统硬件电路设计 2.1 核心板 2.1.1 产品简介 CoreEP4CE6如图2.1所示。 图2.1 FPGA核心板 CoreEP4CE6是一款基于EP4CE6E22C8N为主控芯片的核心板，它的最大特点是： 板载1pcs EPCS16SI8N板载FPGA的最基本电路，包括晶振电路等板载nCONFIG按键、RESET按键、4 x LED引出了所有I/O资源带JTAG调试下载接口排针间距2.54mm，体积较小，适合接入用户系统。FPGA核心板拥有大量的I/O口可供用户使用，操作灵活，抗干扰能力强。。所以本设计采用此核心板控制图像的采集与传输以及显示控制。以下是具体参数简介以及核心板具体的电路模块介绍。  图2.2 FPGA核心板介绍 [ 芯片简介 ] EP4CE6E22C8N 以下为EP4CE6E22C8N的核心资源参数： 工作频率：50MHz； 工作电压：1.15V～3.465V； 封　　装：QFP144；I/O口：80 ； Les：6K；RAM：270kb； PLLs：2； 调试下载：可通过JTAG接口实现下载。 AMS1117-3.3 3.3V稳压器件。 AMS1117-2.5 2.5V稳压器件。 AMS1117-1.2 1.2V稳压器件。 EPCS16 串行FLASH存储器，用于存储代码。 [ 其它器件简介 ] 电源LED 用户LED 复位按键 nCONFIG按键 可对FPGA芯片进行重配置，相当于重启电源。 电源开关 50M有源晶振 [ 接口简介 ] 5VDC接口 JTAG接口 支持下载与调试。 FPGA引脚接口 引出VCC、GND及所有I/O，方便与外设进行连接。 [ 跳线说明 ] LED跳线 短接时驱动LED，断开时不驱动LED。 2.1.2 电源电路 如图2.3所示。 图2.3电源电路 电源电路是核心板子能够正常工作最基本的电路。查芯片手册可知，该芯片需要不同的电压来给每个片区提供不同的电压标准。因此，在设计上，把输入的5V电压分别转换为3.3V、2.5、1.2V等来维持板子正常工作。同时为了方便检测电源的工作状态，板子在3.3V电源输出处接上LED发光二极管（电源指示灯）。设计中将3.3V的电源单独接触额外的引脚来给ov7670图像采集模块和LCD供电。 2.1.3 时钟电路. 如图2.4所示。 图2.4时钟电路 在FPGA设计中时钟的最好解决方案是：由专用的全局时钟输入引脚驱动的单个主时钟去钟控设计中的每一个时序器件，只要有可能就因该尽量在设计项目中采用全局时钟，FPGA都具有专门的全局时钟引脚，它直接连到器件中的每一个寄存器。在器件中，这种全局时钟能提供最短的是在延时。在设计中我们用到一个全局时钟口CLK，由于它是单个时钟口，所有我们考虑用有源晶振时钟作为外部时钟来源。板字采用的是50MHz的晶振，为系统提供精准的时钟源。 2.1.4 复位电路 如图2.5所示。 图2.5复位电路 复位电脑包括RST复位电路和nCONFIG重置电路。RST复位采用RESET按键开关构成的阻容复位电路，按下后，低电平有效产生复位信号。nCONFIG重置电路则由nCONFIG按键来触发，按下后可以使FPGA进行重新配置而不需要重启板子电源。 2.1.5 配置/下载接口. 如图2.6所示。 图2.