PCB设计规范培训整理1.docVIP

1多层板设计规则 PCB的设计是根据设计好的电路原理图来排列原件位置，然后连接原件之间的走线。虽然说根本目的是把元器件之间的线连接好，但是实际设计时却远远没那么简单。大到模块的分布，小到电容的大小，各种各样的疏忽，都有可能使你设计的PCB废掉。因此，掌握正确的设计规则是十分重要的。 总的来讲，合理的布局，减少信号串扰，以及成本的控制是设计PCB板时最主要考虑的几个因素。 1.1 布局 布局时需要注意的问题比较多，不同的电路之间的布局也可能不尽相同，所以对这个问题我们不能一概而论，而是要在项目实践中不断发现问题和积累经验。以CPU附近的器件来举例，接口需要尽量远离CPU以防止信号的干扰,晶振则要尽量靠近CPU以得到更稳定的时钟信号，而CPU的电源和地的引脚之间最好都加上一组10u+104 的电容以稳定供电电压。此外，师兄也举了网口的例子，一个设计完成的可以工作的板，网口位置的差异使得他的稳定性大不相同，可见PCB的布局需要并没有一个完全正确的策略，遇问题时还得具体问题具体分析。 1.2信号串扰 串扰是两条信号线之间的耦合、信号线之间的互感和互容引起线上的噪声，通俗点讲就是信号的干扰。PCB板层的参数、信号线间距、驱动端和接收端的电气特性及线端接方式对串扰都有一定的影响。信号串扰会使电路的工作不正常，可能会当机，也可能会令某个模块得到错误的数据。不论是哪种问题，我们都不希望串扰的出现。串扰的规避有可能是在同一层板上的处理，也可能是不同层上的处理。通常电源线要比信号线粗，但造成这种差异的原因倒不仅在电源线，还因为细的信号线能够减弱空间中的辐射，因而信号线会比较细。又如差分走线，当外面的信号辐射到板上时，由于差分线是通过两条线来确定信号的，所以辐射对差分线的共模影响不会影响到信号的传输。另外，像AD这类的模拟信号，变化量很小，些微串扰就有可能使得数据不正确，所以这类信号的下面不能走线。 1.3阻抗匹配 就像光在传播过程中遇到不同的介质可能会发生反射、干涉、衍射等现象一样，信号在信号线中传输时，如果遇到路线阻抗不匹配的情况，也会发生类似的现象。反射或干涉的信号会对原信号造成一定的干扰，为了避免这种情况发生，设计电路时要先确定好电路的阻抗。一般而言，单模信号的阻抗为50Ω，差分信号的阻抗为100Ω。布线时，可以根据既定的阻抗来调整信号线的宽度、间距，pp板的高度、介质等参数来使阻抗匹配。虽然实际打板时这项工作是由专门设计PCB的人员用专业的软件来完成的，但是我们也有必要了解大概的过程。 1.4多层板的排列规则 多层板的设计可以把电路中的一些模块隔开，进行信号隔离，减少信号串扰，合理的编排能够提高电路的稳定性。 设计多层板是可以使用一下排列顺序： 1 2 3 4 5 6 7 8 4层板：顶层（信号层） 地 电源层 底层（信号层） 6层板：顶层（信号层） 地 信号层 地 电源层 底层（信号层） 8层板：顶层（信号层） 地 信号层 电源层 信号层 信号层 地 底层（信号层） 实际设计时可以根据具体情况调整，只要能够符合这种类似的“三文治”的方法。 1.5 成本控制 虽然多层板能够提高电路的稳定性，但并不是越多越好。一般每增加一层板，整体的价格就要增加30%左右。因此，层数的增多要根据电路的稳定性以及经济性来考虑。 2高速电路板走线需要注意的问题 高速电路板的走线比普通的电路板走线更为严格，需要考虑的问题也更多。 2.1 3w原则 在PCB设计中为了减少线间串扰，应保证线间距足够大，当线中心间距不少于3倍线宽时，则可保持大部分电场不互相干扰，这就是3W规则。3W规则只是一个笼统的规则，在实际的PCB设计中，若死板地按照3W规则来设计会导致成本的增加。无法满足3w规则时，可以通过对串扰的量化的理解，来改变一些其他的参数保持信号完整性。 2.2 蛇形走法 高频情况下，PCB的走线会对信号造成延时，蛇形走线的主要作用就是补偿信号线中延时较小的部分。我们知道数字电路中是通过电平的高低来确定数据的，而电平变化的检测又需要一定的时间，如果相关信号线之间的延时差别过大，就会使所传输的信号出错。LCD，差分走线等对信号的同步性要求比较高的走线经常使用这种方法。 2.3少打过孔 高频走线尽量少打过孔，过孔相当于附加的电容、电感，会破坏阻抗匹配，增大串扰。 3 PCB的差分与单端阻抗计算方法 PCB主要由半固化片，芯板，表层铜箔，阻焊层这几层组成。如右图，中间一层最厚的pp层的作用是调整板的最终厚度以及隔离上下两部分。两边1oz的是铜箔层，线路实际就是从这些层走的。最上面