电工电子技术课程设计数字电子钟精要.docVIP

课程设计报告 课程名称： 电工电子技术课程设计 学 院： 专 业： 班 级： 学 号： 姓 名： 成 绩： 2014年1月15日 目 录 前 言 1 一、实训任务 2 1、基本任务 2 2、设备要求 2 二、设计方案 3 1、层次化设计 3 2、系统示意图 3 三、设计过程 3 1、小时计时模块 3 2、分钟计时模块 7 3、秒计时模块 8 4、校时校分模块 9 4、 整点报时模块 10 5、闹钟控制模块 10 6、控制模块 11 7、跑表模块 12 8.秒、分、小时计时单元功能电路模块 14 9. 秒、分、小时计时、校正、整点报时、闹钟单元功能电路模块 14 10. 秒、分、小时计时、校正、整点报时、闹钟、跑表单元功能电路模块 15 四、联机操作 15 1、 分配引脚： 15 2、编译 16 3、下载 16 五. 收获和体会 16 六. 参考文献 16 1. EDA技术实用教程——Verilog HDL版（第四版）潘松、黄继业、潘明编著。 16 2. FPGA设计基础——王传新主编 16 前 言 数字电子钟是一种用数字电路技术实现时、分、秒计时的装置，与机械式时钟相比具有更高的准确性和直观性，且无机械装置，具有更更长的使用寿命，因此得到了广泛的使用。它从原理上讲是一种典型的数字电路，其中包括了组合逻辑电路和时序电路。目前，数字钟的功能越来越强，并且有多种专门的大规模集成电路可供选择。 本次的课程设计是基于Verilog HDL的多功能数字钟，完成时、分、秒的显示功能。设计利用Verilog HDL语言自顶向下的设计理念，突出其作为硬件描述语言的良好的可读性、可移植性以及易于理解等优点。通过Quartus II 5.0和ModelSim SE 6.1f软件完成仿真、综合。程序下载到FPGA芯片后，可用于实际的数字钟显示中。 本次课程设计要求设计一个数字钟，基本要求为数字钟的时间周期为24小时，数字钟显示时、分、秒，数字钟的时间基准一秒对应现实生活中的时钟的一秒。供扩展的方面涉及到校时校分、闹钟、整点报时、跑表等。因此，研究数字电子钟及扩大其应用，有着非常现实的意义。 一、实训任务 1、基本任务 ⑴小时计数器为24进制 ；分和秒计数器为60进制计数器； ⑵扩展功能： ①校〝时〞和校〝分〞； ②整点报时；③闹钟； ④跑表。 2、设备要求 使用硬件描述语言（Verilog HDL语言）方法在Quartus II软件系统平台上建立数字电子钟电路的各分模块文件并完成编译和仿真；在Quartus II软件系统平台上完成顶层文件的编译和下载，并通过开发板演示最终结果，观察现象。 二、设计方案 1、层次化设计 本次设计课题目标完成是基于Verilog HDL语言的多功能数字钟的设计，通过数码管实时显示时、分、秒并添加了校时，闹钟，整点报时和跑表的功能，通过按键，指示灯和蜂鸣器实现。设计遵循Verilog HDL语言的设计理念，代码具有良好的可读性和易理解性。 系统主要分六个模块实现，分别是计数模块（时分秒）、校时模块、闹钟模块、整点报时模块、跑表模块、控制模块。在顶层文件中采用了画原理图的方法，对各个模块进行调用，综合。 2、系统示意图 输入变量：秒时钟CPS，校时、校分变量分别为SWH、SWM ； 输出变量：小时计时H[7..4]、H[3..0]输出，其时钟为CPH； 分钟计时M[7..4]、M[3..0]输出，其时钟为CPM； 秒计时S[7..4]、S[3..0]输出，其时钟为CPS。 报时bshi和闹钟控制变量ling等。 三、设计过程 1、小时计时模块 建立项目，打开Quartus II，单击FILE，New projectWizard。 （2）建立工程文件，单击，选择Design Files/Verilog HDL FILe,打开编程界面。使用Verilog HDL语言编写小时计时的程序（如下图所示），完成后单击 。 （3）编译，如图1所示操作。编译无误后，可做功能仿真。 ????? 图1 （4）仿真，单击，选择vector waveform file。打开波形编辑器，如图2，在波形编辑器窗口的name列空白处双击，打开图3。单击node finder,打开图4。在图4里设置Filter为pins:all，单击list， ，添加端口到波形编辑器。