第3组合逻辑电路精要.ppt

3.3.5 数值比较电路 数值比较电路是用来比较两个二进制数的大小或是否相等的电路。 比较原理 一位比较器 四位比较器 比较原理 比较两个二进制数的大小要从最高位开始比较直至最低位。 如对于A=A3A2A1A0和B=B3B2B1B0，若A3B3，以下各位不必比较，就可判断AB，反之，若A3B3，则AB； 若A3=B3，则比较A2和B2的关系，……直至最低位，从而可以确定A和B的关系； 只有A和B各位都相等才能有A=B。 一位比较器 两个一位二进制数Ai和Bi的比较有三种结果： AiBi，AiBi，Ai=Bi。其真值表如表6-2所示。 四位比较器 中规模四位数值比较器CC14585(74LS85)的逻辑图和逻辑符号如图3-34所示。 A3A2A1A0和B3B2B1B0为比较输入； AB、AB、A=B为比较输出； ab、ab、a=b为级联输入。 级联输入是为多片四位二进制数值比较器连接起来，实现更多位数比较而设置的。表3-20为其真值表。 综上所述 八位二进制数比较时，若高四位相等，就得看低四位比较结果。 用两片74LS85比较八位数时，高四位的输出就是八位数比较结果的输出。 低四位片输出接到高四位片的级联输入，从而高四位相等时，高四位的输出取决于级联输入—低四位的比较结果。 3.3.6 算数运算电路 二进制加法电路 二进制减法电路 算术逻辑单元(ALU) 二进制加法电路 半加和全加的概念 半加器和全加器 半加器（Half Adder） 全加器（Full Adder） 加法器 串行加法器 并行加法器 串行进位并行加法器 超前进位并行加法器 BCD码加法器 半加和全加的概念 两个n位二进制数相加，是从最低有效位开始相加，得到“和数”并传送进位最后得到结果。 最低位只有加数和被加数相加，称为半加； 其余各位是加数、被加数和相邻低位的进位相加称为全加。 半加器（Half Adder） 半加器：完成只有加数和被加数相加的电路，称为半加器，如最低位的加法。 半加器的逻辑符号及真值表 全加器（Full Adder） 全加器：能够完成除了加数、被加数相加之外，还要加上相邻低位的进位的电路，称为全加器。 全加器的逻辑符号 真值表 加法器 加法器：实现多位二进制数加法运算的电路。 串行加法器：串行加法器采用串行运算方式，从二进制数的最低位开始，逐位相加至最高位，最后得出和数。 并行加法器：并行加法器采用并行运算方式，将各位数同时相加，因而提高了运算速度。 并行加法器 按进位数传递方式可分为串行进位和并行进位两种方式并行加法器。 串行进位并行加法器的全加器的个数等于相加数的位数。 图3-38串行进位并行加法器的逻辑图。 串行进位并行加法器 全加器的个数等于加数的位数。 优点是电路简单、连接方便； 缺点是运算速度不高。最高位的运算，必须等到所有低位运算依次结束，送来进位信号之后才能进行。 超前进位并行加法器 超前进位并行加法器采用超前进位（并行进位）的方法，能够先判断出各位的进位是0还是1，因此四个全加器可同时相加，从而提高了运算速度。 3-39为四位超前进位加法器的逻辑图。 它由四个全加器和超前进位电路组成。 每位全加器输出本位和Si、绝对进位Gi及产生相对进位用的Pi，Pi=Ai⊕Bi。 例 试用两片74283构成八位二进制数加法器。 解：按照加法的规则，低四位的进位输出CO应接高四位的进位输入CI，而低四位的进位输入应接0。逻辑图如图所示。 BCD码加法器 BCD（Binary Coded Decimal）码是用二进制代码分别表示十进制数各位的代码组合。 由于每位十进制数最大为9，所以BCD码相加时，其值超过9的位必须通过减10或加6加以调整。 因此BCD码相加时，其和有需要调整和不需要调整两种情况： 一种和数为0-9，不需要调整； 另一种和数为10-18，需要调整 图为一位BCD码并行加法器逻辑图。 由四位串行进位并行加法器和十进制调整电路组成。门G1、G2、G3用来产生加6的控制信号。当门G1、G2为1时，说明“和”输出端为10、11、12、13、14、15。当C5为1时，和数为16、17、18。以上情形都需要向高位加法器传送进位信号C5，并对和S3、S2位加1，实现加6调整。 要实现多位BCD码相加，可以用若干个上述电路组成多位BCD码加法器。 试用74283实现8421码的加法运算。 两个一位8421码相加之和，最小数是0000+0000=0000； 最大数是1001+1001=11000（8421码的18）。 74283为四位二进制加法器。用它进行8421码相加时，若和数小于等于9时，无需修正（加0000），即74283输出为8421码相加之和。 当和数大于等于十进制数10时，需加6