FPGA课设手机自动拨号器精要.docVIP

1.绪论 1.1 FPGA简介 FPGA（Field－Programmable Gate Array），即现场可编程门阵列，它是在PAL、GAL、CPLD等可编程器件的基础上进一步发展的产物。它是作为专用集成电路（ASIC）领域中的一种半定制电路而出现的，既解决了定制电路的不足，又克服了原有可编程器件门电路数有限的缺点。以硬件描述语言（Verilog或VHDL）所完成的电路设计，可以经过简单的综合与布局，快速的烧录至 FPGA 上进行测试，是现代 IC设计验证的技术主流。这些可编辑元件可以被用来实现一些基本的逻辑门电路（比如AND、OR、XOR、NOT）或者更复杂一些的组合功能比如解码器或数学方程式。在大多数的FPGA里面，这些可编辑的元件里也包含记忆元件例如触发器（Flip－flop）或者其他更加完整的记忆块。 时至今日，FPGA（现场可编程逻辑器件）产品的应用领域已经从原来的通信扩展到消费电子、汽车电子、工业控制、测试测量等广泛的领域。而应用的变化也使FPGA产品近几年的演进趋势越来越明显：一方面，FPGA供应商致力于采用当前最先进的工艺来提升产品的性能，降低产品的成本；另一方面，越来越多的通用IP（知识产权）或客户定制IP被引入FPGA中，以满足客户产品快速上市的要求。此外，FPGA企业都在大力降低产品的功耗，满足业界越来越苛刻的低功耗需求。 1.2 Altera Quartus II简介 Altera Quartus II 是一种可编程逻辑的设计环境, 由于其强大的设计能力和直观易用的接口，越来越受到数字系统设计者的欢迎。当前官方提供下载的最新版本是v13.0。 Altera Quartus II （3.0和更高版本）设计软件是业界唯一提供FPGA和固定功能HardCopy器件统一设计流程的设计工具。工程师使用同样的低价位工具对 Stratix FPGA进行功能验证和原型设计，又可以设计HardCopy Stratix器件用于批量成品。系统设计者现在能够用Quartus II软件评估HardCopy Stratix器件的性能和功耗，相应地进行最大吞吐量设计。 Altera的Quartus II可编程逻辑软件属于第四代PLD开发平台。该平台支持一个工作组环境下的设计要求，其中包括支持基于Internet的协作设计。Quartus平台与Cadence、ExemplarLogic、 MentorGraphics、Synopsys和Synplicity等EDA供应商的开发工具相兼容。改进了软件的LogicLock模块设计功能，增添 了FastFit编译选项，推进了网络编辑性能，而且提升了调试能力。 1.3 Verilog HDL 简介 Verilog HDL是一种硬件描述语言（HDL:Hardware Description Language），以文本形式来描述数字系统硬件的结构和行为的语言，用它可以表示逻辑电路图、逻辑表达式，还可以表示数字逻辑系统所完成的逻辑功能。 Verilog HDL和VHDL是世界上最流行的两种硬件描述语言，都是在20世纪80年代中期开发出来的。前者由Gateway Design Automation公司（该公司于1989年被Cadence公司收购）开发。两种HDL均为IEEE标准。 2.设计任务及要求 2.1 设计任务 设计一个自动重复拨号器电路。当按下拨号键后，该电路能够自动地、重复地输出一个11位的手机号码（本课题用于学生本人的手机号、固定电话号加拨027）。并用数码管显示该号码。显示的数码清晰明亮，无闪烁。 2.2 设计要求 1、选择FPGA开发板。 2、定义输入输出变量。 3、编写FPGA程序。 4、仿真并测试系统功能。 5、规定的格式（见附录），写出课程设计报告。 3.电路的设计过程 3.1 设计思路 本次课程设计的主要任务就是要将一个手机号码自动重复地输出，并且用数码管显示出来。因此，可以将本次的设计电路分为两大模块：循环计数模块和译码模块。前者负责产生循环的手机号码输出，后者则负责对输出的信号进行译码以便用于数码管显示。最后我们可以加上一个D触发器对输出信号进行寄存输出，以使输出信号更加稳定。在本次设计中，采用的语言为Verilog HDL。 3.2模块设计原理 3.2.1循环计数输出模块 ①原理概述： 考虑到我们要对一个手机号码进行循环地输出，而手机号往往是没有太强规律性的一串数字，因此我们可以用状态机中的每一个状态分别代表每一位号码，从而利用状态的循环输出达到设计要求的目的。另外我们还需要对输出进行一定的控制，在这里我们加入一个RESET信号进行复位，当RESET有效时（本次设计中为低电平有效），计数从头开始。图