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FPGA 入门 内容 如何入门 了解FPGA 数字电路设计 编程语言 FPGA设计方法与流程 开发环境 总结 如何入门 了解FPGA基本硬件知识 什么是FPGA？内部结构、种类、区分 … 了解掌握FPGA的硬件设计语言 VHDL Verilog 熟悉编译开发环境 Quartus II 购买一块开发板 内容 如何入门 了解FPGA 数字电路设计 编程语言 FPGA设计方法与流程 开发环境 总结 了解FPGA 什么是FPGA FPGA结构组成 FPGA与CPLD的区别 FPGA与ASIC设计区别 什么是FPGA FPGA（Field Programmable Gate Array）现场可编程门阵列 是在可编程器件PLD的基础上进一步发展产物 相当于可编程的IC 它既解决了定制电路的不足，又克服了原有可编程器件门电路数有限的缺点。 FPGA的结构组成 Cyclone器件的主要构成 逻辑阵列块LAB（n x LE） 嵌入式存储器块 IO单元 PLL … FPGA的结构组成 LE（Logic Element )逻辑单元 FPGA的结构组成 LUT（Look-Up-Table)查找表 FPGA与CPLD的区别 制造工艺不同 实现功能不同 FPGA与ASIC的区别 ASIC(专用集成电路) 优点：成本低、可靠、适合大规模生产 缺点：设计周期长、投资大、风险高、不可改 FPGA的诞生就是解决ASIC的不足 集成度越来越高 功耗越来越小 成本越来越低 可靠性提升 开发简单 内容 如何入门 了解FPGA 数字电路设计 编程语言 FPGA设计方法与流程 开发环境 总结 数字电路设计 数字电路 毛刺的产生与消除 同步电路设计 数字电路 数字电路设计的核心是逻辑设计（1,0） 分为组合逻辑电路和时序电路 组合逻辑电路 任意数量的各种门电路组合而成 时序逻辑电路 通过时钟沿驱动的电路 事实就是register（寄存器） 数字电路 组合逻辑电路 时序逻辑电路 毛刺的产生与消除 竞争与冒险 避免竞争冒险最简单的方法是同一时刻，只有一个变量在变化，或寄存器采样 毛刺的产生与消除 毛刺的消除 输出加D触发器 同步信号 格雷码计数器 同步电路设计 同步电路是指所有电路在同一个公共时钟的上升沿或下降沿的触发下同步地工作。 同步电路设计的优点 能有效地避免毛刺的影响，使得设计更可靠 易于添加异步复位reset，以使整个电路有一个确定的初始状态 可以减小环境对芯片的影响，避免器件受温度，电压，工艺的影响 同步设计可以使静态时序分析变得简单和可靠 可以很容易地组织流水线，提高芯片的运行速度 同步电路设计准则 尽可能在设计中使用同一时钟，时钟走全局时钟网络。 避免使用混合时钟沿采样数据，即避免使用上升沿和下降沿。 尽量少在模块内部使用计数器分频所产生的时钟。计数器分频时钟的缺点是使得系统内时钟不可控，并产生较大的Clock skew，还使静态时序分析变得复杂。 避免使用门控时钟。因为经组合逻辑产生的门控时钟极可能产生毛刺，使D触发器误动作。 当整个电路需要多个时钟来实现，则可以将整个电路分成若干局部同步电路，局部同步电路之间接口当作异步接口考虑。 电路的实际最高工作频率不应大于理论最高工作频率，留有设计余量，保证芯片可靠工作。 电路中所有寄存器、状态机在系统被reset复位时应处在一个已知的状态 时钟设计 时钟在同步电路设计中起着至关重要的作用。 首先要完成的是对时钟的设计。 常见的时钟类型包括: 全局时钟 内部逻辑时钟 门控时钟 全局时钟 全局时钟即同步时钟，它通过FPGA芯片内的全局时钟布线网络或区域时钟网络来驱动。 全局时钟具有高扇出、高精度、低Jitter和低Skew的特点，它到芯片中的每一个寄存器的延迟最短，且该延迟可被认为是固定值。所以我们推荐在所有的设计中的时钟都使用全局时钟。 全局时钟的设计有以下几种方法： 由PLL锁相环来产生全局时钟。 将FPGA芯片内部逻辑产生的时钟分配至全局时钟布线网络。 将外部时钟通过专用的全局时钟输入引脚引入FPGA。 内部逻辑时钟 指由芯片内部的组合逻辑或计数器分频产生的时钟。 对于组合逻辑，特别是由多级组合逻辑产生的时钟，是要被严格禁止使用的。因为毛刺容易产生，Jitter和Skew比较大，这将恶化时钟的质量。所以，一般组合逻辑产生的内部时钟仅仅适用于时钟频率较低、时钟精度要求不高的情况。 对于计数器分频产生的时钟，也应该尽量少地使用，因为这种时钟会带来比较大的延迟，降低设计的可靠性，也使得静态时序分析变得复杂。 还有一种由触发器产生的时钟—行波时钟，即一个触发器的输出用作另一个触发器的时钟输入。因为各触发器的时钟之间产生较大的时间偏移，很容易就会违反建立